Verilog always敏感電平說明

always@(a)

a信号發生變化是觸發

always@（posedge a or negedge a）

a信号雙邊沿觸發

always

不斷觸發，僞組合邏輯電路

always@（*）

always@（a or posedge clk）

always@（data[2:0]）