1月6日，在2023年美國消費電子展（CES）上，AMD帶來了一款重量級産品Instinct MI300，這是AMD首款資料中心/HPC級的APU，AMD董事長兼CEO蘇姿豐稱其是“AMD迄今為止最大、最複雜的晶片”，共內建1460億個半導體，還采用了當下最火的Chiplet（小晶片）技術，在4塊6納米晶片上，堆疊了9塊5納米的計算晶片，以及8顆共128GB的HBM3顯存晶片。
AMD
董事長兼CEO蘇姿豐在CES上展示Instinct MI300
無獨有偶，1月5日，長電科技宣布，其采用通過Chiplet異構內建技術完成的XDFOI™ Chiplet高密度多元異構內建系列工藝，已按計劃進入穩定量産階段，正在高性能計算、人工智能、5G、汽車電子等領域應用。
可以看出，經過這兩年的“厚積”，Chiplet正呈“薄發”之勢，國内外各大企業都在不斷突破，為打造完整的全球Chiplet生态體系，争相在小晶片“叢林”中披荊斬棘。
Chiplet将成為未來之選
随着近年來高性能計算、人工智能、5G、汽車、雲端等新興市場的蓬勃發展，對于算力的需求持續攀升，僅靠單一類型的架構和處理器無法處理更複雜的海量資料，“異構”正在成為解決算力瓶頸關鍵技術方向。Chiplet技術被視為“異構”技術的焦點，也是當下最被企業所認可的新型技術之一。2022年3月，英特爾、台積電、三星、ARM等十家全球領先的晶片廠商共同成立了UCIe聯盟，目前聯盟成員已有超過80家半導體企業，将Chiplet技術的熱度推頂峰，全球越來越多的企業開始研發Chiplet相關産品。據Omdia資料顯示，到2024年，預計Chiplet市場規模将達58億美元，2035年Chiplet的市場規模将超過570億美元，增長态勢十分迅猛。
最初建立UCIe聯盟的十家企業
AMD很早便開始投入Chiplet技術開發， 2019年釋出的7nm Zen2架構銳龍處理器中，就采用了Chiplet設計，将不同工藝、不同架構的晶片電路按需搭配，實作更加靈活的配置。AMD面向CPU與GPU互聯的Infinity架構也在第四代版本中支援AMD IP和第三方小晶片的無縫內建。在GPU領域，AMD面向資料中心圖形的CDNA 3架構在單個封裝中結合了5nm小晶片，面向遊戲的5nm GPU架構RDNA 3也融入了Chiplet設計，預計每瓦性能提升超50%。
本屆CES 2023中，AMD推出的首款資料中心/HPC級的APU Instinct MI300，采用Chiplet技術，在4塊6納米晶片上，堆疊了9塊5納米的計算晶片。AMD表示，相較于上一代的Instinct MI250，提升了8倍的AI訓練算力和5倍的AI能效。
蘇姿豐展示
Instinct MI300與Instinct MI250的AI訓練算力和AI能效對比圖
其他半導體企業也将Chiplet技術作為重點發展方向。英特爾釋出的Ponte Vecchio計算晶片，就是采用3D封裝的Chiplet技術，在單個産品上整合了47個小晶片，綜合實作了計算、存儲、網絡多項功能，将異構內建的技術提升至新水準。在2022世界內建電路大會上，英特爾進階副總裁、中國區董事長王銳表示，Chiplet技術将成為未來優化産業鍊生産效率的必然選擇，該技術不但能提高晶片的制造良品率，還能比對最合适的工藝來滿足數字、模拟、射頻、I/O等不同技術需求，還能将大規模的SoC按照不同的功能分解為子產品化的芯粒，減少重複的設計和驗證，大幅度降低設計複雜度，提高産品疊代速度，為半導體行業打開了全新的市場機遇。
而英偉達則是釋出了一款資料中心專屬CPU——“Grace CPU超級晶片”。該晶片由兩顆CPU晶片組成，其間通過NVLink-C2C技術進行互連，NVLink-C2C技術是一種新型的高速、低延遲、晶片到晶片的互連技術，與Chiplet技術有異曲同工之妙，可支援定制裸片與GPU、CPU、DPU、NIC、SoC實作互連。英偉達CEO黃仁勳表示，與NVIDIA晶片的定制晶片內建既可以使用UCIe标準，也可以使用NVLink-C2C。
蘋果則與台積電合作開發了UltraFusion封裝技術，也是一種類似Chiplet的技術，能同時傳輸超過1萬個信号，晶片間的互連帶寬可達2.5TB/s，超出了UCIe 1.0的标準。蘋果此前釋出的M1 Ultra晶片将兩個M1 Max晶片的裸片，采用UltraFusion封裝技術進行互連，其CPU核心數量增加至20個，而GPU核心數量更是直接增加至64個。M1 Ultra的神經網絡引擎也增加至32核，能夠帶來每秒22萬億次的運算能力。
國内企業不掉隊
Chiplet技術也是中國半導體産業重點發展的賽道之一，大陸的阿裡巴巴、芯原股份、芯耀輝、芯和半導體、芯動科技、芯雲淩、長芯存儲、長電科技、芯來科技、通富微電等企業陸續加入UCIe晶片聯盟中。
長電科技董事、首席執行長鄭力在接受《中國電子報》記者采訪時表示，Chiplet技術是衆多廠商用來在“後道制造”工序中提升內建度的關鍵。在後道制程，或是內建電路成品制造這個環節中的先進制程技術，并不能改變晶圓本身的線寬線距，而是用所謂的Chiplet技術，即采用異構內建技術把多個小晶片內建在一起，并使其內建的密度更高、互聯的密度更高。
使用小晶片異構內建技術形成的一顆高內建度的異構封裝體(示意圖)
長電科技釋出的XDFOI™Chiplet高密度多元異構內建系列工藝量産是通過小晶片異構內建技術，在有機重布線堆疊中介層(RDL Stack Interposer, RSI)上，放置一顆或多顆邏輯晶片(CPU/GPU等)，以及I/O Chiplet 和/或高帶寬記憶體晶片(HBM)等，形成一顆高內建度的異構封裝體，一方面可将高密度fcBGA基闆進行“瘦身”，将部分布線層轉移至有機重布線堆疊中介層基闆上，利用有機重布線堆疊中介層最小線寬線距2μm及多層再布線的優勢，縮小晶片互連間距，實作更加高效、更為靈活的系統內建，另一方面，也可将部分SoC上互連轉移到有機重布線堆疊中介層, 進而得以實作以Chiplet為基礎的架構創新，而最終達到性能和成本的雙重優勢。
目前，長電科技XDFOI™技術可将有機重布線堆疊中介層厚度控制在50μm以内，微凸點(µBump)中心距為40μm，實作在更薄和更小機關面積内進行高密度的各種工藝內建，達到更高的內建度、更強的子產品功能和更小的封裝尺寸。同時，還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據設計需要增強封裝的電磁屏蔽能力，提升晶片成品良率。
鄭力表示，4納米封裝技術最大的意義在于，使得未來的晶片技術的提升，不僅可以通過在前道工序中縮小晶片本身的線寬線距來達成，還可以通過在後道工序中把晶片“封”的更加精密，來實作晶片性能的提升。這對于晶片後道制作工序而言，是一種考驗，但對于內建電路的異構內建技術的發展而言，則是重要的一步。這也驗證了未來Chiplet技術和異構內建技術在進一步推動內建電路的高密度內建上，會起到越來越重要的作用。
芯原微電子（上海）股份有限公司董事長兼總裁戴偉民指出，Chiplet将帶來新的産業機會：降低大規模晶片設計的門檻；更新為Chiplet供應商，提升IP的價值且有效降低晶片客戶的設計成本；增設多晶片子產品（Multi-Chip Module，MCM）業務，Chiplet疊代周期遠低于ASIC，可提升晶圓廠和封裝廠的産線使用率；建立新的可互操作的元件、互連、協定和軟體生态系統。芯原微電子提出了IP即小晶片（IP as a Chiplet）理念，旨在以Chiplet實作特殊功能IP的“即插即用”，解決7nm、5nm及以下工藝中性能與成本的平衡，并降低較大規模晶片的設計時間和風險，從SoC中的IP到SiP中以Chiplet形式呈現的IP。
芯和半導體（上海）有限公司創始人淩峰認為，單晶片SoC微縮技術已接近極限，子產品化SoC—Chiplets逐漸興起。目前國内Chiplet還處于起步階段，從SoC轉到Chiplet，EDA企業面臨着非常大的挑戰。他表示，Chiplet是一個全新的概念，如果直接套用原來的EDA工具很難發揮出Chiplet的真正優勢。Chiplet需要一個新的EDA平台，在架構、實體實作、分析及驗證等方面都要适應Chiplet的需求，從“系統設計”到“簽核”做出重構。”
國内封測龍頭通富微電具備了Chiplet量産能力。通富微電指出，Chiplet技術可以在提升良率的同時，進一步降低設計成本和風險，有效提升晶片性能。在先進封裝方面，公司掌握Chiplet工藝技術，具備Chiplet晶片産品的封裝檢測能力，已大規模生産Chiplet産品，同時可以為客戶提供晶圓級和基闆級Chiplet封測解決方案，并且已為AMD大規模量産Chiplet産品。
據了解，此前AMD的7nm銳龍5000正是由通富微電負責封測，而此次通富微電實作的5nm産品的工藝能力和認證，将擁有更大的市場空間。
作者丨許子皓
編輯丨陳炳欣
美編丨馬利亞
監制丨連曉東