前面一篇介紹了從建立工程一直到編寫代碼進行行為仿真，這篇繼續進行介紹。
修改器件型号
建立工程時選擇過器件型号，如果建立好工程後需要修改型号，可以選擇菜單
Tools - Project Settings
。
彈出視窗中，點選
Project Device
右側的按鈕，即可選擇器件型号。
綜合（Synthesis）
綜合類似于程式設計中的編譯。
在
Flow Navigator
或
Flow
菜單中，選擇
Synthesis - Run Synthesis
；或點選工具欄中的三角形按鈕如圖，即可開始對設計檔案進行綜合。
綜合以及後面的實作等操作，耗時較長，可以在底部的
Design Runs
視窗檢視進度。
如果沒有找到這個視窗，在菜單中選擇 Window - Design Runs
綜合完成後，會彈出如下視窗。如果選擇第一項并點選
OK
，就會啟動下一步的實作。為了友善學習，這裡我們直接點選
Cancel
。
實作（Implementation）
綜合完成後，需要進行實作，操作如圖。
實作完成後，同樣會出現一個視窗如下。選擇第一項可以打開下一步的IO口設定界面，選擇第一項可以啟動後面要說的生成比特流操作。同樣，這裡還是點選
Cancel
關閉。
IO口配置（I/O Planning）/編輯限制檔案（Edit Constraints Sets）
做好的子產品，在燒寫進闆子之前，需要設定輸入輸出信号與闆子上IO口的對應關系。
IO口設定有兩種方法，第一種是直接建立并編輯限制檔案，第二種是在圖形界面進行設定。
編輯限制檔案
如果對限制檔案的格式有了解，IO口的配置，可以直接通過手動編輯限制檔案實作。右擊檔案夾或空白處，選擇
Edit Constraints Sets
。
在彈出視窗中添加限制檔案，點選
OK
。
打開檔案按格式進行編輯即可。
圖形界面配置管腳
在實作完成後，
Open Implemented Design
選項從灰色變成可點選狀态。
點選
Open Implemented Design
，即可打開
Implemented Design
視窗。
在
I/O Ports
視窗展開管腳，對于每個輸入輸出信号，在
Site
欄選擇對應的管腳，注意確定
Fixed
欄處于勾選狀态，
I/O Std
常選擇
LVCMOS33
。
設定好後，
Implemented Design
視窗标題欄會顯示一個
*
号，表示設定發生了更改。
按
Ctrl+S
快捷鍵儲存設定，會彈出視窗如圖，提示儲存
constraints
檔案會導緻綜合與實作過期。也就是說，修改了管腳配置設定設定後，需要重新進行綜合、實作操作。這裡點選
OK
。
彈出視窗，選擇
Create a new file
并輸入檔案名，點選OK。
此時
test.xdc
限制檔案已經自動被建立并編輯，可以打開檢視。
時鐘信号
很多電路需要有時鐘信号進行驅動，通常在開發闆上都有一個外部時鐘信号輸入。例如在Basys3開發闆中，從電路圖可以看出，W5管腳外接了一個100MHz的時鐘。是以可以設定100MHz時鐘輸入信号clk對應管腳W5。
如果需要的時鐘頻率不是100MHz，可以自行編寫分頻器取得需要的頻率，或者配置IP核中的時鐘
Clocking Wizard
來實作。IP核的具體使用方法将在後面再進行介紹。
重新進行綜合與實作
IO口設定進行了修改，需要重新綜合與實作。
生成比特流
生成比特流檔案，這個檔案會被直接燒寫進闆子。類似于程式設計中的二進制可執行檔案。
錯誤處理
由于程式編寫問題、管腳配置設定問題，生成比特流檔案容易發生錯誤。
在
Message
視窗可以看到發生錯誤的原因。
右擊選擇
Search for Answer Record
可以在論壇搜尋這個問題，尋找解決方法。
燒寫程式
選擇
Program and Debug - Open Hardware Manager
。
Hardware Manager
視窗即被打開。
用USB連接配接開發闆。如果之前連接配接過開發闆，直接點選上方綠色欄的
Open recent target
即可打開；如果是第一次連接配接開發闆，則點選
Open a new hardware target
。
點選
Next
。
還是點選
Next
。
顯示下面視窗，稍後即可打開硬體裝置。
由于手頭暫時沒有開發闆，後面的步驟就不截圖先簡單說一下。有了闆子再截圖補上。
打開裝置後，就會在
Hardware
視窗顯示。右擊裝置并選擇
Program......
。
彈出比特流檔案選擇視窗，一般直接按預設值點選确認，即可燒寫程式到闆子中。
本文來源： http://www.paincker.com/vivado-basic-usage-2