在以人工智能、高性能計算為代表的新需求驅動下，先進封裝應運而生，發展趨勢是小型化、高內建度，曆經直插型封裝、表面貼裝、面積陣列封裝、2.5D/3D封裝和異構內建四個發展階段。
先進封裝開辟了 More-than-Moore的內建電路發展路線，能夠在不縮小制程節點的背景下，僅通過改進封裝方式就能提升晶片性能，還能夠打破“存儲牆”和“面積牆”。
先進封裝也稱為高密度封裝，具有引腳數量較多、晶片系統較小和高內建化的特點。先進封裝屬于中道工序，包括清洗、濺射、塗膠、曝光、顯影、電鍍、去膠、刻蝕、塗覆助焊、回爐焊接、清洗、檢測等一系列步驟。與傳統的後道封裝測試工藝不同，先進封裝的關鍵工藝需要在前道平台上完成，是前道工序的延伸。
下面我們簡單了解幾種先進封裝技術。
1．FOWLP
FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一種，是以我們需要先了解WLP晶圓級封裝。晶圓級封裝可分為兩大類型:扇入型WLCSP(Fan-In Wafer Level Chip Scale Package, Fan-In WLCSP)和扇出型WLCSP(Fan-Out Wafer Level Chip Scale Package, Fan-Out WLCSP)。
因為封裝完成後再進行切割分片，是以，封裝後的晶片尺寸和裸晶片幾乎一緻，是以也被稱為CSP（Chip Scale Package）或者WLCSP（Wafer Level Chip Scale Packaging），此類封裝符合消費類電子産品輕、小、短、薄化的市場趨勢，寄生電容、電感都比較小，并具有低成本、散熱佳等優點。
FOWLP，由于要将RDL和Bump引出到裸晶片的外圍，是以需要先進行裸晶片晶圓的劃片分割，然後将獨立的裸晶片重新配置到晶圓工藝中，并以此為基礎，通過批量處理、金屬化布線互連，形成最終封裝。FOWLP封裝流程如下圖所示。
無論是采用Fan-in還是Fan-out，WLP晶圓級封裝和PCB的連接配接都是采用倒裝晶片形式，晶片有源面朝下對着印刷電路闆，可以實作最短的電路徑，這也保證了更高的速度和更少的寄生效應。另一方面，由于采用批量封裝，整個晶圓能夠實作一次全部封裝，成本的降低也是晶圓級封裝的另一個推動力量。
下載下傳：算力時代來臨，Chiplet先進封裝大放異彩
FOPLP采用了PCB上的生産技術進行RDL的生産，其線寬、線間距目前均大于10um，采用SMT裝置進行晶片和無源器件的貼裝，由于其面闆面積遠大于晶圓面積，因而可以一次封裝更多的産品。相對FOWLP，FOPLP具有更大的成本優勢。目前，全球各大封裝業者包括三星電子、日月光均積極投入到FOPLP 制程技術中。
2．EMIB
EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多晶片互連橋先進封裝技術是由英特爾提出并積極應用的，和前面描述的3種先進封裝不同，EMIB是屬于有基闆類封裝，因為EMIB也沒有TSV，是以也被劃分到基于XY平面延伸的先進封裝技術。
和矽中介層（interposer）相比，EMIB矽片面積更微小、更靈活、更經濟。EMIB封裝技術可以根據需要将CPU、IO、GPU甚至FPGA、AI等晶片封裝到一起，能夠把10nm、14nm、22nm等多種不同工藝的晶片封裝在一起做成單一晶片，适應靈活的業務的需求。
通過EMIB方式，KBL-G平台将英特爾酷睿處理器與AMD Radeon RX Vega M GPU整合在一起，同時具備了英特爾處理器強大的計算能力與AMD GPU出色的圖形能力，并且還有着極佳的散熱體驗。這顆晶片創造了曆史，也讓産品體驗達到了一個新的層次。
3．CoWoS
HBM的高密度連接配接和短互聯間距，要求台積電的CoWoS封裝技術，是 2.5D封裝技術。。CoWoS是台積電于2012年研發的一種2.5D內建封裝技術,可分為CoW和oS兩步,CoW(chip on wafer)是将計算核心、I/O die、HBM等晶片封裝在矽中介層上;然後再把CoW晶片整體封裝在基闆(Substrate)上，即oS(onsubstrate)環節。CoWoS可以節省空間，實作HBM所需的高互聯密度和短距離連接配接;還能将不同制程的晶片封裝在一起，在滿足AI、GPU等加速運算的需求的同時控制成本。目前所有先進的 Al計算晶片都使用HBM，而幾乎所有HBM都封裝在CoWoS上。
4．HBM
HBM（High-Bandwidth Memory ）高帶寬記憶體，主要針對高端顯示卡市場。HBM使用了3D TSV和2.5D TSV技術，通過3D TSV把多塊記憶體晶片堆疊在一起，并使用2.5D TSV技術把堆疊記憶體晶片和GPU在載闆上實作互連。下圖所示為HBM技術示意圖。
HBM目前有三個版本，分别是HBM、HBM2和HBM2E，其帶寬分别為128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3還在研發中。
5．SoIC
SoIC也稱為TSMC-SoIC，是一項新技術——內建片上系統（System-on-Integrated-Chips），預計在2021年，台積電的SoIC技術就将進行量産。
究竟什麼是SoIC？所謂SoIC是一種創新的多晶片堆棧技術，能對10納米以下的制程進行晶圓級的內建。該技術最鮮明的特點是沒有凸點（no-Bump）的鍵合結構，是以具有有更高的內建密度和更佳的運作性能。
SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術形态，從TSMC的描述來看，SoIC就一種WoW晶圓對晶圓或CoW晶片對晶圓的直接鍵合（Bonding）技術，屬于Front-End 3D技術（FE 3D）,而前面提到的InFO和CoWoS則屬于Back-End 3D技術（BE 3D）。TSMC和Siemens EDA（Mentor）就SoIC技術進行合作，推出了相關的設計與驗證工具。
3D封裝工藝介紹
下圖是3D IC和SoIC內建的比較。
具體的說，SoIC和3D IC的制程有些類似，SoIC的關鍵就在于實作沒有凸點的接合結構，并且其TSV的密度也比傳統的3D IC密度更高，直接通過極微小的TSV來實作多層晶片之間的互聯。如上圖所示是3D IC和SoIC兩者中TSV密度和Bump尺寸的比較。可以看出，SoIC的TSV密度要遠遠高于3D IC，同時其晶片間的互聯也采用no-Bump的直接鍵合技術，晶片間距更小，內建密度更高，因而其産品也比傳統的3D IC有更高的功能密度。
6．X-Cube
X-Cube（eXtended-Cube）是推出的一項3D內建技術，可以在較小的空間中容納更多的記憶體，并縮短單元之間的信号距離。
X-Cube用于需要高性能和帶寬的工藝，例如5G，人工智能以及可穿戴或移動裝置以及需要高計算能力的應用中。X-Cube利用TSV技術将SRAM堆疊在邏輯單元頂部，可以在更小的空間中容納更多的存儲器。
從X-Cube技術展示圖可以看到，不同于以往多個晶片2D平行封裝，X-Cube 3D封裝允許多枚晶片堆疊封裝，使得成品晶片結構更加緊湊。晶片之間采用了TSV技術連接配接，降低功耗的同時提高了傳輸的速率。該技術将會應用于最前沿的5G、AI、AR、HPC、移動晶片以及VR等領域。
X-Cube技術大幅縮短了晶片間的信号傳輸距離，提高資料傳輸速度，降低功耗，并且還可以按客戶需求定制記憶體帶寬及密度。目前X-Cube技術已經可以支援7nm及5nm工藝，三星将繼續與全球半導體公司合作，将該技術部署在新一代高性能晶片中。
先進封裝對晶片的提升作用包括五個方面:一是實作晶片封裝小型化、高密度化、多功能化;二是降低産品功耗、提升産品帶寬、減小信号傳輸延遲;三是可實作異質異構的系統內建;四是延續摩爾定律，提升産品性能的有效途徑;五是降低先進節點晶片的設計複雜度和制造成本，縮短開發周期、提高産品良率。