1、Start Analysis&Elaboration只是初步的检查语法，展开顶层结构
2、Start Analysis&Synthesis这一步更进一步，具体生成啥文件，哥也不知道，你需要用 sjgnaltap抓数据，就必须走过这一步，
3、Start Compilation是完整的全程编译，包括适配和最终生成sof文件，分析时序
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2、Start Analysis&Synthesis这一步更进一步，具体生成啥文件，哥也不知道，你需要用 sjgnaltap抓数据，就必须走过这一步，
3、Start Compilation是完整的全程编译，包括适配和最终生成sof文件，分析时序
![基于VHDL语言、状态机的序列信号发生器的实现一、实验平台二、实验描述三、相关代码三、仿真结果[图]](data:image/gif;base64,R0lGODlhAQABAIAAAP///wAAACwAAAAAAQABAAACAkQBADs=)