NVIDIA Jetson TX1（5）

4.0 管脚定义

TX1有多种用途的管脚（MPIO），每个MPIO能配置作为GPIO，也可能分配为特殊用处的I/O控制器。虽然每个MPIO有多达5个功能（GPIO功能和多达4个SFIO功能），一个特定的MPIO在某一时刻只能被分配一个任务，每个脚的功能是固定为一个SFIO或作为一个GPIO，差分MPIO脚能共享一个类似结构，但是这些不同变种使得板子上元件最少化（比如电平偏移芯片和上拉电阻）。

TX1具有下面MPIO脚：

l ST（标准）脚：芯片最常见的脚，它们用作典型的通用目的I/O

l DD（双驱动）:类似于ST脚，DD脚能容忍它的I/O脚被上拉到3.3V（不管电源电压是多少），只要这个脚的输出被设为OD模式。当使用这个功能的时候，有特殊的电源顺序考虑。注意：DD脚的输出在深度掉电（DPD）时不可能被拉高

l CZ（输出阻抗受控）:用于要求紧耦合的输出阻抗受控的应用，除了具有改变驱动强度的电路和弱上下拉外，其它与ST脚类似。CZ被包括在VDDIO_SDMMC1和VDDIO_SDDMC3电源上，这些电源还包括CZ_COMP脚对，TX1里的电路连续匹配CZ脚的输出阻抗，在板上上下拉电路附着到CZ_COMP脚

l LV_CZ (低电压阻抗受控):类似于CZ脚，但是被优化使用1.2V电源电压（信号电平），它们支持1.8V电源（和信号电平）作为第二模式，TX1使用LV_CZ作为SPI接口，操作在1.8V上

l DP_AUX脚:作为显示端口的辅助控制通道，要求不同的信号类型，因为同样的I/O模块被用于显示端口和HDMI从而确保到显示接口的控制路径最短，DP_AUX脚能操作在漏极开路模式，以便HDMI的控制路径（例如：需要I2C的DDC接口）也能用作同样的脚。

表27 MPIO脚类型

NVIDIA Jetson TX1（5）

每个MPIO脚的组成：

l 一个输出驱动，具有三态能力，驱动强度控制和推拉模式，漏极开路或两个都。

l 一个输入接收器，或者斯密特模式，CMOS模式，或两个都。

l 弱上拉和弱下拉。

MPIO脚被划分成多个“管脚控制组”，分组控制，在正常操作期间，这些每个脚的控制被脚复用控制寄存器驱动，在深度休眠期间，PMC旁路，然后，复位这些脚复用控制寄存器，在从深度休眠返回时，如有必要，软件重编程这些寄存器

4.1 上电复位行为

每个MPIO脚有一个确定的上电复位状态，每个脚可选择特殊的复位状态以使板上类似上拉电阻的这样的元件需要量最少，例如，片上的弱上拉可以在PoR期间被使能，这通常用于驱动有效为低的片选。

下面列表简化描述了TX1 boot过程与MPIO脚相关方面的内容：

1) 系统级硬件执行上电顺序。这个顺序结束，系统硬件释放MPIO的SYS_RESET_N

2) Boot ROM开始执行，编程片上I/O控制器，存取第二boot设备

3) Boot ROM存取Boot配置表（BCT），以及来自第二boot设备的Boot loader

4) 如果BCT和boot loader存取成功，boot ROM传输控制到boot loader

5) 否则，boot ROM进入USB恢复模式。

4.2 深度休眠行为

深度休眠时超低功耗待机状态，TX1维持大多数I/O状态，芯片的大部分电源被关掉，下面列表提供了进入和退出深度休眠的简单描述，重点在与MPIO相关方面，在深度休眠器件，大部分脚处于深度掉电（DPD）状态，通过管脚进入DPD顺序是一样的，在某些脚上依据特征的类型会有些特殊性。

注意： DD脚的输出不可能被拉高，在深度掉电期间（DPD）

OD脚在DPD期间并不保持它们的输出，OD脚不应该配置作为GPIO，当它们被期望在DPD期间保持一个值的时候。

所有MPIP脚在深度休眠器件的行为并不一样，

l 在深度休眠期间的输入缓冲行为

n 强制禁止，或

n 使能，用作一个“GPIO唤醒时间”，或

n 使能作为别的用处（例如，“时钟请求”脚）

l 在深度休眠期间的输出缓冲行为

n 维持静态可编程（0，1或三态）恒定值，或

n 有能力改变状态（例如，动态，当芯片仍然处于深度休眠时）

l 在深度休眠器件的的弱上下拉行为

n 强制禁止，或

n 能被配置

l 不进入深度休眠的管脚

n 某些管脚在深度休眠器件其输出是动态的，它们并不进入深度休眠，例如：与PMC逻辑相关的并不进入深度休眠，与JTAG相关的也不进入升读休眠。

图8 DPD等待时间

NVIDIA Jetson TX1（5）

4.3 GPIO分配

TX1有多个专用的GPIOs，每个GPIO能独立配置为输入/输出/中断源（电平或边沿）。

4.4 Pin分配