數字時鐘設計verilog_2021 vivo數字IC提前批筆試題

vivo數字IC 筆試題型：單選17題+多選3題+簡答4題 1.十進制數-1,用4位二進制表示的原碼、補碼、反碼分别是（）

A 1001B 0111B 1110B

B 1111B 0111B 1000B

C 1111B 1110B 1000B

D 1001B 1111B 1110B

2.下面哪種不屬于驗證覆寫率

A狀态覆寫率

A 狀态覆寫率

C條件覆寫率

C 條件覆寫率

3.下面哪個不屬于跨時鐘域資料傳遞的基本方法

A 使用握手協定

B 使用多級觸發器緩沖

C 信号通路上插入islocation

D 使用FIFO

4.下列功耗措施哪個可以降低峰值功耗

A 靜态子產品級clock gating

B memory shut down

C power gating

D 大幅度提高HVT比例

5.有一個FIFO設計，輸入時鐘100Mhz，輸出時鐘80Mhz，輸入資料模式是固定的，其中1000個時鐘中有800個時鐘傳輸連續資料，另外200個空閑，請問為了避免FIFO下溢/上溢，最小深度是多少

A 320

B 80

C 160

D 200

6.假設一個3bit計數器（計數範圍0-6），工作在38M時鐘域下，要把此計數器的值傳遞到另一個異步100M時鐘域，以下不正确的是

A 使用異步FIFO

B 鎖存+握手信号

C 使用格雷碼

D 使用DMUX電路

7.X和Y 均為補碼表示的二進制，其中X=10010010B，Y=10001011B，下列選項中X+Y正确的是

A 110011101B

B 011100011B

C 111100010B

D 100011101B

8.時鐘的占空比指的是

A 時鐘的變化速度

B 時鐘的變化範圍

C 低脈沖的持續時間與脈沖總周期的比值

D 高脈沖的持續時間與脈沖總周期的比值

9.D觸發器Tsetup=3ns，Thold=1ns，Tck2q=1ns，該D觸發器最大可運作時鐘頻率是

A 1GHZ

B 250MHZ

C 500MHZ

D 200MHZ

10.邏輯電路低功耗設計中，無效方法是

A 采用慢速設計

B 減少信号翻轉

C 采用較慢速的時鐘

D 提高門檻值電壓

11.以下verilog運算符優先級由高到低正确的是

A ! ,&, ^, |, &&

B ^, !,&,|,&&

C !,|,&,&&,^

D &,|,&&,^,!

12.在RTL設計階段，降低功耗的常用設計方法是

A 門級電路的功耗優化

B 門控時鐘

C 降低電路漏電流

D 多門檻值電壓

13.下面哪個不是循環關鍵字

A repeat

B forever

C while

D fork

14.

netlist一般通過什麼手段進行驗證其正确性

A.随機驗證

B RTL驗證

C 形式驗證

D 網表驗證

15.下圖為組合邏輯Y=f（x1,x2,x3,x4）的真值表，請根據真值表選擇Y的邏輯表達式

16.

無符号二進制除法1110111B/1001B的結果是

A 商：1101B ， 餘數：110B

B 商：1101B ， 餘數：110B

C 商：1101B ， 餘數：10B

D 商：101B ， 餘數：10B

17.組合邏輯電路的冒險現象是由于（）引起的；

A 電路未達到最簡

B 電路存在延時

C 邏輯門類型不同

D 電路有多個輸出

【

多選】 18.對解決亞穩态問題有效果的方法是

A 用反應更快速的DFF

B 改善時鐘品質，用邊沿變化快速的時鐘信号

C 降低時鐘頻率

D 引入同步機制，如加兩級觸發器

19.下面verilog中哪個或者幾個會生成寄存器

A [email protected]（clk）

reg_a<=reg_b;

B [email protected](posedge clk)

reg_a<=reg_b;

C [email protected](posedge clk)

reg_a<=reg_b;

D assign reg_a=reg_b;

20.Supposedly there is a combination circuit between two register driven by a clock .what will you do if the delay of the combinational circult is greater than clock signal;

1. To reduce clock frequency
2. To increase clock frequency
3. To make it pipelining
4. To make it mulit_cycle

【簡答】 21.解釋setup和hold time violation ,并說明解決辦法 22.請描述如下代碼，實作加法；

C=A+B；

A是21bit無符号數；

B是18位有符号數；

如何實作才能保證正确得到一個不溢出的有符号數C；

23.請找出下面異步同步電路當中存在的問題并改正

reg reg_aa,reg_ab,reg_ac reg_ad;

reg reg_ba,reg_bb;

[email protected](posedge clk_a)

reg_ab<=reg_aa;

[email protected](posedge clk_a)

reg_ad<=reg_ac;

[email protected](posedge clk_b)

reg_ba<=reg_ab&reg_ad;

[email protected](posedge clk_b)

reg_bb<=reg_ba;

24.下圖中的電路，器件延時如圖示注，将框内電路作為一個寄存器，其有效setup time=？Hold time=？