1、 規格制定
晶片規格: 晶片需要達到的具體功能和性能方面的要求
2、 詳細設計
就是根據規格要求，實施具體架構，劃分子產品功能。
3、 HDL編碼
使用硬體描述語言（vhdl Verilog hdl ）将功能以代碼的形式描述實作。換句話也就是說将實際的硬體電路功能通過HDL語言描述起來，形成RTL代碼(使用cadence軟體)
4、 仿真驗證
仿真驗證就是檢驗編碼設計的正确性，仿真驗證工具Mentor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的代碼進行設計驗證？（使用Cadence或Modelsim或Synopsys的VCS等軟體）
5、 STA
Static Timing Analysis（STA），靜态時序分析，屬于驗證範疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。一個寄存器出現這兩個時序違例時，是沒有辦法正确采樣資料和輸出資料的，是以以寄存器為基礎的數字晶片功能肯定會出現問題。（Synopsys的Prime Time）
6、 形式驗證
是驗證範疇，它是從功能上（STA是時序上）對綜合後的網表進行驗證。常用的就是等價性檢查方法，以功能驗證後的HDL設計為參考，對比綜合後的網表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。（形式驗證工具有Synopsys的Formality）
從設計程度上來講，前端設計的結果就是得到了晶片的門級網表電路
Backend design flow後端設計流程：1、DFT
Design ForTest，可測性設計。晶片内部往往都自帶測試電路，DFT的目的就是在設計的時候就考慮将來的測試。DFT的常見方法就是，在設計中插入掃描鍊，将非掃描單元（如寄存器）變為掃描單元。關于DFT，有些書上有詳細介紹，對照圖檔就好了解一點。（DFT工具Synopsys的DFT Compiler）
2、布局規劃(FloorPlan)
布局規劃就是放置晶片的宏單元子產品，在總體上确定各種功能電路的擺放位置，如IP子產品，RAM，I/O引腳等等。布局規劃能直接影響晶片最終的面積。（工具為Synopsys的Astro）
3、CTS
Clock Tree Synthesis，時鐘綜合，簡單點說就是時鐘的布線。由于時鐘信号在數字晶片的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，進而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什麼時鐘信号需要單獨布線的原因。CTS工具，（Synopsys的Physical Compiler）
4、布線(Place & Route)
這裡的布線是指普通信号布線了，包括各種标準單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這裡金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。（工具Synopsys的Astro）
5、寄生參數提取
由于導線本身存在的電阻，相鄰導線之間的互感,耦合電容在晶片内部會産生信号噪聲，串擾和反射。這些效應會産生信号完整性問題，導緻信号電壓波動和變化，如果嚴重就會導緻信号失真錯誤。提取寄生參數進行再次的分析驗證，分析信号完整性問題是非常重要的。（工具Synopsys的Star-RCXT）
6、版圖實體驗證
對完成布線的實體版圖進行功能和時序上的驗證，驗證項目很多，如LVS（Layout Vs Schematic）驗證，簡單說，就是版圖與邏輯綜合後的門級電路圖的對比驗證；DRC（Design Rule Checking）：設計規則檢查，檢查連線間距，連線寬度等是否滿足工藝要求，ERC（Electrical Rule Checking）：電氣規則檢查，檢查短路和開路等電氣規則違例；等等。工具為Synopsys的Hercules實際的後端流程還包括電路功耗分析，以及随着制造技術不斷進步産生的DFM（可制造性設計）問題。實體版圖驗證完成也就是整個晶片設計階段完成。
7、實體版圖以GDSII的檔案格式交給晶片代工廠（稱為Foundry）在晶圓矽片上做出實際的電路，
8、再進行封裝和測試。
注釋：（1）VCS是編譯型Verilog模拟器 簡稱VCS.
（2）Design Compiler為Synopsys公司邏輯合成工具，簡稱DC
（3） IC Compiler是Synopsys新一代布局布線系統（Astro是前一代布局布線系統）.簡稱ICC
（4）PrimeTime是針對複雜、百萬門晶片進行全晶片、門級靜态時序分析的工具。簡稱PT.
（5）HerculesTM可以進行階層化的實體層驗證，以確定版圖與晶片的一緻性
（6）Star-RCXT是電子設計自動化（EDA）領域内寄生參數提取解決方案的黃金标準
（7）Synopsys 的LEDA是一種可程式設計代碼設計規則檢查器，它提供全晶片級混合語言（Verilog和 VHDL）處理能力,進而加快了複雜的SOC設計的開發
（8）Formality是一種等效性檢測工具，采用形式驗證的技術來判斷一個設計的兩個版本在功能上是否等效,簡稱FM.
DRC要驗證的對象是版圖，我們的版圖一般是通過兩種方法得到的。一種是用virtuoso等版圖編輯工具手工繪制。這在模拟設計中較為普遍。另一種是用Cadence的SE等自動布局布線工具（APR）由網表檔案自動産生。