設計與驗證verilog hdl吳繼華_學習Verilog的三個階段

倒着說吧：

最後一個階段：放棄Verilog。

随着新材料的出現，晶片設計制造流程會發生根本變化，基于HDL的設計方法學會被颠覆，甚至基于fabless-foundry的産業格局也不複存在。

Verilog不是從來就有的，也必将随着曆史的發展而消亡。

未來是人工智能的天下。

倒數第二個階段：替代Verilog。

十年前釋出的IEEE 1364 2009，Verillog已經與SV統一到一個标準了。

工程實踐中，做驗證的大多是SystemVerilog，SystemC，C++,單純基于Verilog的驗證環境越來越不夠fashion。

做設計的也開始使用SV，各大主流EDA工具已經全面支援SV在設計中的使用。

于此同時，還在使用Verilog做設計的項目中，也在大量使用基于模闆的代碼生成技術，基于perl，python的技術在一線大廠很常見。

回到最初的開始：學習Verilog。

從硬體電路開始，模組化，描述連接配接，實作接口和子產品，封裝IP，搭建SoC。

封裝，重用，抽象。

不停地借鑒各種軟體開發的思想，不斷地在工程實踐中增添新的特性，慢慢地走向被替代，被放棄。