1、Start Analysis&Elaboration隻是初步的檢查文法，展開頂層結構
2、Start Analysis&Synthesis這一步更進一步，具體生成啥檔案，哥也不知道，你需要用 sjgnaltap抓資料，就必須走過這一步，
3、Start Compilation是完整的全程編譯，包括适配和最終生成sof檔案，分析時序
1、Start Analysis&Elaboration隻是初步的檢查文法，展開頂層結構
2、Start Analysis&Synthesis這一步更進一步，具體生成啥檔案，哥也不知道，你需要用 sjgnaltap抓資料，就必須走過這一步，
3、Start Compilation是完整的全程編譯，包括适配和最終生成sof檔案，分析時序
![基于VHDL語言、狀态機的序列信号發生器的實作一、實驗平台二、實驗描述三、相關代碼三、仿真結果[圖]](data:image/gif;base64,R0lGODlhAQABAIAAAP///wAAACwAAAAAAQABAAACAkQBADs=)