上一章我们学习了组合逻辑，采用各种各种的门电路以及多级门电路进行继承封装后可以得到很多中规模的集成器件。但是组合逻辑的特点是：当前试可的输出值取决于当前时刻的输入，与过去的状态无关。他没有储存记忆的功能，因此只依靠组合逻辑是不能解决所有的问题的。在这里我举个最简单的例子，电视的遥控器每当按下一次，就会不断的改变他的状态，如果之前他是开机的状态，就可以实现关机，如果之前是关机的状态，就可以实现开机。也就是说他按下按钮之后的输出是和前一时刻的输出是相关的，用组合逻辑是不可能实现的。我们需要一个器件来对电路状态进行存储。
锁存器
SR锁存器(或非门组成)
具有两个输入端口，分别是S和R,S是set端口，即置位；R是reset，即复位端口，并且同时能够保持其状态的电路结构叫做SR锁存器。锁存的意思是说能够存储数据并且在外部没有输入的时候可以保持稳定状态。SR锁存器可以接受输入信号，并且根据输入信号的指令取改变其输出状态，同时在没有输入信号的同时保持其状态不变，存储数据。
对于图1来说，当vi1
SR锁存器有一个约束条件，即S=1,R=1的时候，外部即要求这个电路复位，有要求这个电路置位，因此是不允许发生的，这是异常情况。
这里要引入一个新变量，因为此时电路性能新的状态是和现在的状态有关，因此状态既是输入变量也是输出变量，现在的状态可以叫做现态Q,新的状态叫次态，Q*.
SR锁存器（与非门组成）
当SR锁存器是与非门组成的时候，就是低电平有效，则输入端S',R'不能同时位0，因为这样无法确定。举个例子：当Q=0时，S'R'分别时0，1，则Q*是1（置位）
触发器
我们知道锁存器是根据我们的输入信号将输出置为1或者0，没有有效输入的情况下字行保持稳定状态，但是他的置1和置0是通过输入信号直接完成的，也就是说只要输入端出出现一个有效的输入信号，锁存器就会立即读取并储存这个信号，这不是我们希望的，因为实际的电路时有延迟的。我们希望每个电路的动作按照一定高的顺序，需要通过一个信号来控制我们的储存器件进行存储。当控制信号有效时，我们才允许储存器件进行存储，当控制信号无效的时候，保持其稳定状态。这个i信号就是时钟信号，也叫控制信号。
触发器的特点：
在没有有效输入信号和触发信号的时候，具有两个自行保持的稳定状态0/1；
在触发信号的操作下，能够读取输入即根据输入信号将输出置1或者置0；
触发器和锁存器的区别在于触发器有一个控制信号，当控制信号有效的时候，才允许输入信号有作用。
根据触发的方式不同：分为：电平触发，脉冲触发，边沿触发。
根据逻辑功能的不同，可以分为：SR触发器,JK触发器，D触发器，T触发器。
电平触发的触发器
电平触发指的是根据触发信号的高低电平情况来控制电路是否置1还时置0。
电平触发的SR触发器
电平触发的SR触发器的特点是在SR锁存器前面增了一个一级输入控制门电路。当CLK为1的时候，电路和SR锁存器一致，当CLK是0的时候，输入信号被屏蔽，电路不动作。这是高电平有效。这里的1S和1R表示我的输入和C1这个时钟同步，这种也叫同步SR,同步SR都是电平触发的。
同样，当CLK=1,S=1,R=1的时候，会出现异常状态。
相比于同步SR，还有异步SR，即相对于同步SR又增加了两个异步输入端口，这两个端楼是不受触发信号的控制的，可以立即将触发器置1或者置0，一般异步输入信号用下角标D来表示
电平触发的D触发器
为了可复触发器i中的SR=0的这个约束条件，将R=S'，因此只引出一个端口D，但是电路内部没有被改变。仍然是电平触发的方式。但是相比于SR触发器，他不能使得SR=0,即他的输出必须靠输入来保持。
电平触发器存在的问题
当触发信号有效输入的时候，输出的状态时钟可能收到输入的变化的影响，这意味着电平触发的抗干扰能力不强，很多时候我们不关心触发信号的电平值，而是触发信号是否有个变化量，因为变化量更加容易采样。
脉冲触发的SR触发器
电路特点是又两个时钟信号互补的电平触发的SR触发器构成，一个是主触发器，一个是从触发器。因此也叫主从触发器。当CLK=1期间，住触发器接受输入信号，输出状态收到SR的变化影响，而触发器的中提输出即从触发器的输出报道hi，因为从触发器的时钟信号无效。，当CLK=0的时候，住触发器屏蔽信号，输出状态保持（这个保持指的是CLK从1到0前一瞬间的状态）从除法器的时钟信号有效，但是由于此时主触发器已经被屏蔽，因此在一个时钟信号周期内，整个触发器的输出状态最多改变一次，且发生在CLK的下降沿。
对于脉冲触发的触发器，触发信号用原变量并且没有用小圆圈即表示输出状态变化发生在下降沿！！！！！！！！！！！！这是和边沿触发的触发器的一大区别。
主从JK触发器
为了解除SR触发器的约束条件SR=0的限制，可以将Q通过反馈引到R侧的与非门输入，Q'通过反馈引回至S侧的与非门输入。这叫做JK触发器。
我们知道，当J=0,K=0的时候，因为输入时与非门，因此屏蔽了Q和Q‘D的反馈值，即当反馈至不存在，此时主出发器的状态保持。
当J=1,K=0的时候，则触发器置1;当J=0,K=1时，触发器置0；当J=1,K=0时此时输入端的两个与非门置取决于Q和Q',：如果元状态Q=0;则对于主触发器来说S=1,R=0,因此置1；反之则置0，即J=I;K=1的时候触发器发生翻转
脉冲触发的T触发器
将JK触发器的J和K并接子啊一起，即J=K呢么就只能实现JK触发器中的J=0,K=0(保持)和j=1,k=1(翻转)的功能。取单端输入信号为T.
脉冲触发器小结
脉冲触发器的结构是两个时钟互补的电平触发的触发器，因此具有一次变化特性，三种脉冲触发器具有一定的特点，但是他们的结构都是主从结构，区别在于JK触发器在SR触发器的基础上存在交叉反馈，允许输入的置位和复位同时有效，对应的功能是翻转，T触发器是在JK触发器的基础上让J=K；具有保持和翻转的功能。
但是脉冲触发的触发器只在脉冲信号的边缘处产生，但是触发器的次态不仅取决于边沿外的输入状态，时钟信号到达边沿前的期间，输入状态的任何变化都会导致主触发器发生变化，进而在诗中信号边沿将这个改变后的状态传递给从触发器（我们不希望的状态），因此他的抗干扰能力较差。
边沿触发的触发器
边沿触发指的是在触发信号的上升沿或者下降沿处，根据输入信号的状态触发器进行动作，即触发的条件不是高低电平而是高低电平的变化
虽然边沿触发和脉冲触发方式的触发器的动作都是在边沿处发生，到那时他们两个存在一个最大的不同，即脉冲触发方式的输出与边沿到达之前的主触发器状态有关，在边沿到达之前输入的任何变化都会被电路记忆，因此影响主触发器的状态，从而影响最终的输出状态。
而对于边沿触发的方式来说，输出状态值取决于这一时刻的输入状态，和之前的状态无关。
边沿触发的主从D触发器
将主从SR触发器结构中的两个电平触发的SR触发器换成两个电平触发的D触发器，就是可以构成边沿触发的主从D触发器。
注意，触发器中带有“>”的标志就是表示边沿触发方式。
对于边沿触发来说，触发信号用原变量，且没有小圆圈的时候，表示输出的状态变化发生在上升沿，而用反变量，且带有小圆圈是发生在下降沿。这点和脉冲触发的方式是相反的。
对于此边沿D触发器，我们可以看到，直接找上升沿，D=1置1，D=0置0；
不同逻辑功能的触发器
最后，让我们根据逻辑功能的不同对触发器进行分类。触发器的逻辑功能是由于信号的输入方式不同（单端输入（D和T）和双端输入(SR和JK)）包括约束条件也可能不同，对应的在触发器动作是输入信号实现的功能也不一样。
SR触发器
在时钟信号作用下（电平触发，脉冲触发，边沿触发）符合一下功能特性表的都是SR触发器；SR触发器具有保持，置1，置0的功能，存在约束条件按SR=0（即使用SR触发器的场合要保证两个输入不能同时为1）。
JK触发器
JK触发器具有保持，置1，置0和翻转的功能额，相比于SR触发器，其允许置位端和复位端同时为1，对应的状态是翻转。
D触发器
D触发器是的单端输入的触发器，D触发器只有置1和置0的效果。
T触发器
T触发器是单端输入的触发器，T触发器只有保持和翻转的功能。
总结
我们要知道，触发器的电路结构，触发方式以及逻辑功能上有密切的关系，比如：
同步SR结构对应电平触发的方式；主从SR结构对应脉冲触发的方式；主从D结构对应边沿触发的方式。也就是说，我们描述一个触发器必须要结合两个方面即触发方式和逻辑功能。
触发器的图形小结
C1和1S,1R,1J,1K,1D,1T这类表示一起使用的时候叫同步标识，即输入信号要受到触发信号的控制；没有便函的SR代表异步置1或者异步置0，即无视时钟，此时外部输入的信号下标是D，如SD,RD等等。