引言
光纤光栅解调系统中，光纤光栅传感器结合光路系统可将待测物理量转化为光电流信号。对光路系统各模块进行控制、光电信号采集处理、数据传输等功能由系统硬件电路和控制程序实现，本文阐述硬件电路设计。
一、硬件总体设计
系统中硬件电路主要负责控制驱动光路模块工作及信号的采集处理，现有的大部分解调产品采用数据采集卡实现上述功能，这种方案经济性、便携性可拓展性都十分有限。本文采用FPGA作为主控芯片实现解调系统的硬件电路设计，避免了利用采集卡实现解调功能的一些弊端。图1.1为系统硬件框图。
图1.1系统硬件框图
硬件电路部分由FPGA最小系统、系统电源模块、可调谐F-P滤波器驱动模块、信号调理采样模块、通信接口及其他扩展引脚等模块构成。
系统电路的原理概括如下：FPGA芯片通过控制DAC（Digital to Analog Converter）芯片产生周期性的锯齿波电压信号，以驱动F-P滤波器产生窄带光扫描信号。
光路系统将被测物理量转换为光电流信号，然后经过电流电压转换，信号去噪、赋值放大等处理再通过AD采样，然后将数据传入FPGA中进行缓存、处理，再通过以太网接口传入上位机。
二、FPGA最小系统设计
FPGA最小系统中，FPGA是系统的大脑控制着各个模块的工作进程；50M晶振是系统的脉搏，负责产生时钟信号，是其它模块的工作基准，通过计数器和锁相环可产生其他频率的时钟信号；复位信号是整个系统的咽喉，控制复位信号，整个系统都将瘫痪；电源为系统的心脏，负责为FPGA芯片提供3.3V的I/O电压以及1.2V的内核电压，也产生其他幅值的电压驱动外围电路工作。
配置模块是系统的灵魂，FPGA常用的配置模式有JTAG模式和AS模式。不同模式下，配置文件的属性和存储位置不同。
在JTAG模式下，配置信息会载入FPGA芯片中，掉电易失，所以再次上电时，需要重新配置。而AS配置模式下，配置信息存储在EPCS4芯片中，掉电不失，上电时系统会自动装载。
（1）FPGA器件选型
FPGA需要产生锯齿波数据，提供给DAC转换芯片输出扫描电压；此外需要并行采集八个通道的传感信号及滤波器驱动电压信号；而且需控制以太网芯片，AD采样模块、拓展接口等外围电路；同时FPGA需要有丰富的逻辑资源，及存储空间以供解调系统后续功能拓展。
所以FPGA芯片需要有尽可能多的I/O接口、嵌入式存储块以及相应的逻辑资源来满足系统的设计需求。
考虑到芯片引脚过多造成的原理图设计和PCB的布板难度过大，本系统设计中最终选用了Altera公司生产Cyclone系列EP4CE115F23C8芯片，其资源信息如表1.1所示。
表1.1EP4CE115F23C8芯片的资源信息表
该芯片功耗小于1.5W、资源丰富、嵌入式存储器空间大、乘法器数量较多、可实现数字信号处理型应用、I/O口数量多，可满足工程需求。此外，其内部还集成大容量的Flash ROM和SDRAM等存储器资源。
FPGA最小系统电路设计决定着解调系统的性能上限，其运行情况关乎系统的稳定。FPGA最小系统电路主要包括系统电源、系统时钟、系统配置模块等部分。
（2）系统电源的设计
根据系统设计指标和硬件总体方案，系统电源分为FPGA最小系统电源和其他模块电源两部分；其中FPGA最小系统电源包括：1.2V、2.5V、3.3V电源输出，25FPGA芯片及芯片外围电路供电；其他模块电源包括：
-15V、+15V、模拟5V、+12V、-12V等电源输出，用于AD、DA、运放等模块供电。而系统下位机硬件外接+5V电源供电，所以需要电源转换芯片为各模块产生所需要的电源电压。FPGA最小系统电源功能分配如表1.2所示。
表1.2FPGA最小系统电源功能分配表
采用三片固定输出电压为3.3V、1.2V、2.5V的X1117芯片产生FPGA最小系统所需的电源电压。当芯片负荷较重，内部温度过高时，片内限流、切断电路联通，保护X1117芯片避免因过载、过热造成芯片性能下降或烧毁芯片。
X1117芯片引脚3接入电压输入，引脚2、4产生稳定的电压输出。引脚2、4并联一个容值为22左右的钽电容以确保芯片输出电压的稳定性。图1.2为FPGA最小系统的电源电路原理图。
图1.2FPGA最小系统电源电路原理图
在电源芯片的两端并联电容，可以滤除输出电压波形上的毛刺波动，使电源更稳定，电路中加入了发光二极管指示前端电压的输入。图1.3为驱动电源电路原理图，a部分为AD模块及前级功放驱动电源，b部分为DA模块及后级功放驱动电源，c部分为AD模块电源。
图1.3驱动电源电路原理图
系统中选用DCP020515DU芯片产生15V电压输出，该芯片配置电路原理图如图1.3中所示。将DCP020515DU芯片引脚1接入+5V电压输入，引脚2、3接地，引脚1、2、3之间并联接入2.2μF的滤波电容，以滤除输入电压波形上的毛刺，DWP二极管为输入电压防反接设计，引脚13、14分别输出+15V和-15V电压，分别引脚12并联1μF电容后接地，消除电压毛刺噪声，稳定输出。
DCP020515SU芯片用于产生+15V电压输出，引脚连接方法与DCP020515DU芯片类似，DCP020515SU芯片配置电路原理图如图1.3中所示。
系统中选用LM2940-12和LM2940-5芯片，生成固定的+12V和+5V电压输出。LM2940三端稳压器，输出电压固定、且压差较低。
当LM2940芯片内部温度过高时片内保护电路工作，以限制片内电流大小，保护芯片。当LM2940-12芯片引脚1、3反接时片内保护电路会断开，以免电压反接烧毁芯片。
在LM2940-12芯片引脚1、3别并联钽电容，以滤除电压波形上的毛刺，使电源更稳定，LM2940-12芯片配置电路原理图如图1.3中所示。
系统中选用LM2990-12芯片作为三端低电压降1A负性稳压器以产生固定的-12V电压输出，该芯片可提供低损耗和低静止电流，静止电流一般为1mA，该芯片引脚2、4接-15V输入电压，引脚1接地，引脚3固定输出-12V电压。
输入输出与接地端分别并联10μF稳压电容，以滤除电压波形上的毛刺。LM2990-12芯片内设计有偏置电源限流、防短路、过热保护电路，极端温度时，输出交流电压可保证±5%的超载，该芯片可提高电源设计的可靠性，其配置电路原理图如图1.3中所示。
（3）系统时钟和复位电路设计
系统时钟电路中将50M晶振的电源输入引脚并联0.1μF电容，滤波后接地，以减小输入电压毛刺噪声对晶振的干扰，使输出时钟更稳定。50M晶振输出引脚串联一个33R的电阻后接入与FPGA的全局时钟引脚(GCLK)，在全局时钟基础上通过计数器和锁相环程序可以产生其他频率的时钟信号。
系统电源未断开时，复位端串联的电容充电，充满时复位引脚被拉高。断开系统电源时，通过电阻耗尽电容中的电量，将复位引脚拉低，从而实现复位功能。
(4)FPGA配置模块的设计
系统在程序开发调试阶段采用JTAG配置模式用于在线调试，JTAG配置模式优先于其它的模式：程序编译好后默认选用该模式（忽略MSEL引进的电平）该模式工作原理为，程序编译综合后生成（.sof）文件，下载到FPGA后，文件中的配置信息会在系统掉电后丢失，因此上电时需要重新下载。JTAG接口支持在线编程，方便程序调试。
JTAG接口与FPGA连接方式如图1.4所示，JTAG接口的1、3、5、9引脚与FPGA芯片连接，FPGA芯片产生的时钟信号经JTAG接口引脚1接入，引脚1串联1下拉电阻后接地；引脚4接2.5V电源输入；引脚5控制模式选用；引脚9为数据输入；引脚3为数据输出。
图1.4JTAG配置模式电路原理图
AS配置模式原理为：FPGA经JTAG接口将程序编译综合后生成的(.jic)配置文件下载到EPCS4芯片的4096字节存储空间中，掉电后不消失，重新上电后FPGA通过DCLK信号控制EPCS4芯片通过DATA引脚读取配置文件并运行。
EPCS4芯片配置电路如图1.5所示。3.3V输入电压经电容滤波后接入EPCS4芯片引脚1。引脚7为片选信号，引脚8为串行数据的输出引脚，引脚15为主动串行数据的输入引脚，引脚16为串行时钟的输入引脚。引脚7、8、15、16与FPGA芯片连接。
图1.5EPCS4芯片配置电路原理图
（5）存储模块
系统中的外部存储模块由FLASH芯片和EEPROM芯片构成。FLASH存储采用W25Q128芯片，其电路原理图如图1.6所示。W25Q128芯片引脚1、7、9各上拉一个1kΩ电阻到3.3V，以提高输入电平，增大驱动电流，引脚3串联1kΩ的电阻RV3后连接到3.3V、使该芯片始终处于未复位状态。
3.3V电源经电容滤波后接入W25Q128芯片引脚2供电。该芯片存储空间为128Mbit，系统断电后存储数据仍不会丢失，可用于上下位机通信时缓存数据。
图1.6FLASH芯片存储模块电路原理图
系统中选用支持IIC接口24LC04芯片构建了4kbit的EEPROM存储空间，掉电后数据不丢失，且可通过IIC总线进行多次编程，可存放数据或硬件配置信息。24LC04芯片通过IIC总线连接到FPGA。IIC总线的各上拉一个4.7kΩ的电阻到3.3V，以提高输入电平。
24LC04芯片的写保护未使能，否则将无法写入。因为在电路中A0~A2都接地，24LC04的设备地址为0XA0。其电路原理图如图1.7所示。
图1.7EEPROM芯片存储模块电路原理图
三、F-P滤波器驱动电路设计
通过在F-P滤波器内部压电陶瓷结构上施加周期性的扫描电压，控制滤波器内F-P腔的腔长变化，来改变滤波器的透射波长，所以为实现波长精确扫描，需要提供高精度的驱动电压。
MOI公司也已推出与F-P滤波器配套的驱动控制器，但因该控制器经济性、功能性都不突出，且无法实现扫描电压与光谱信号的同步采样，不便于系统功能的集成。
本文设计的F-P滤波器驱动电路，原理为：其FPGA芯片内部直接通过计数器累加的原理产生锯齿波数据，经DAC芯片转换后输出模拟电压信号，再经过适当的放大、滤波以及跟随等处理，即生成锯齿波扫描电压用于驱动滤波器工作。
光纤光栅波长解调系统中，DA的作用是为F-P滤波器提供锯齿波驱动电压。驱动电压范围为0~18V时，F-P滤波器透射峰移过一个自由光谱范围，受限于ASE光源带宽，驱动电压范围选用8~18V。依据表2.3中的解调范围和波长分辨率指标，在光源光谱范围内，为保证波长分辨率小于1pm，驱动电压数值至少应大于四万（40nm/1pm），所以DAC芯片的电压建立时间应小于25μs（1s/40000），电压分辨率应小于0.25mV（10V/40000）。
结合D/A转换速度以及接口协议等因素，系统选用TI公司的DAC8822芯片，该芯片参数如表1.3。
表1.3DAC8822芯片参数表
表1.3补
DAC8822芯片采用串行输入以及电压输出，通过高速SPI（Serial Peripheral Interface）总线与FPGA连接。系统选用-10V～+10V输出模式。电路设计原理如图1.8所示。
图1.8为F-P滤波器驱动电路原理图，该模块电路设计分为DAC芯片配置、DAC芯片基准电压、DAC芯片输出电压调理电路三个部分介绍。
图1.8F-P滤波器驱动电路原理图
在图1.8中，将DAC8822引脚4、16接入OPA547芯片的反向端，用于调整偏压及提升功率。引脚15接入5.0V基准电压作为参考电压。D0~D15为数据输入端，与FPGA芯片连接。D/A基准电压电路如图1.8所示。
REF02芯片引脚2接12V输入，引脚6输出稳定精密的5.0V基准电压，两个引脚均接有滤波电容，以滤除毛刺，使电压更稳定。REF02芯片参数如表1.4所示。
表1.4REF02芯片特性表
表1.4补
图1.8中右半部分为DAC8822芯片输出电压调理电路，Va代表的是控制电压，Vb代表的是偏置基准电压，Vo代表的是OPA547芯片的输出电压，则DA芯片输出电压调理电路可得输出电压Vo与Va和Vb关系如下：
(1-1)
取Rf =R 1，R 2=R 1/2 ，则式(1-1)可化简为：
(1-2)
当Vb=-0.5，Va=5时可求出输出电压Vo的最小值。
(1-3)
当Vb=-0.5，Va=-5时，可求出输出电压Vo的最大值。
(1-4)
则Vo取值范围为-4~+6V，将图1.3中LM2990-12芯片产生的-12V的电压并接滤波电容后接入F-P滤波器负极输入，即可产生8~18V扫描电压。图1.3中，OPA547引脚3接205kΩ电阻限流。
引脚7处设计了光耦控制电路，由FPGA控制，当光耦导通时，引脚7电平经1kΩ下拉电阻接-12V，将OPA547芯片关断，则滤波器电压驱动电路断开。F-P滤波器电源引脚接入二极管，防止反接时损坏器件，因F-P滤波器为容性负载，容值较小，接入1kΩ电阻分流，防止过大电流冲击。经测试，FFP滤波器功率为100mw,锯齿波驱动电压范围8~18V。
四、信号调理采样模块
信号调理采样电路将各个通道光电探测器生成的光电流转化为电压，经调理后输入A/D转换器进行采样处理，系统中的A/D采样模块，负责完成模拟滤波及信息采样，为提升信噪比，使解调结果测量精度更加准确，系统选用了AD7606模数转换器。该芯片参数如表1.5所示。
表1.5AD7606芯片参数表
AD7606片内包含输入放大器、二阶模拟抗混叠滤波器、数字滤波器、模拟多路复用器、过压保护电路、基准电压缓冲以及高速串并行接口。其电路原理如图1.11所示。
AD7606引脚8（RANGE）接入1.65V电压，FPGA控制该引脚电平为高时芯片测量范围为10V，电平为低时测量范围为5V。引脚34（REFSELECT）通过10kΩ上拉电阻接入高电平，则芯片选择使用内部的基准电压。
FPGA通过控制引脚3、4、5调整AD芯片过采样倍率。模拟5V电压经电容滤波后接入芯片37、38、48引脚，为系统供电。芯片接地引脚经滤波电容和下拉电阻接地。将引脚9、10连接以控制所有通道同步进行采样。
AD_CONVST信号在其上升沿时对八个通道进行同步采样。硬件设计中AD芯片选用-10V～+10V电压范围，经实验测试在-10V～+10V电压范围内AD7606芯片采样精度小于0.5mV。经调理系统在0～10V电压范围内将模拟信号转换为数字量，并进行数据采样。
图1.9AD采样模块电路原理图
五、通信接口
5.1串口通信电路
系统设计串行接口用于上下位机之间的通信，采用CP2102GM芯片实现USB接口和UART电平转换的功能。异步双向通信中通常采用UART通用串行数据总线。
解调系统中，串口通信用于传输少量数据、命令和控制信息。串口部分的原理图如图1.10所示。CP2102GM引脚25用于接收PC发送至FPGA的数据，引脚26用于将FPGA数据发送至PC。引脚25、26中分别串联了一个LED指示灯，当引脚电平为低时指示灯亮起，用于指示上下位机之间是否有串口数据传输。
图1.10UART通信电路原理图
5.2 网口通信电路
在解调系统中，因数据量较大，传统的串行传输接口已经无法满足传输要求。目前常用的高速数据传输方法主要有PCI、USB以及以太网等等。因以太网传输因具有高速、稳定、抗干扰、传输距离远等优势，故用以太网接口实现上下位机数据传输。
目前，以太网的设计主要是采用“控制芯片+以太网协议芯片+以太网接口”的控制方式，其中，以太网协议芯片内置有以太网协议栈固件，可使用户不必进行复杂的协议配置即可方便的接入以太网，实现相关通信。
以太网协议栈管理芯片选用RTL8211EG，该芯片兼容半工、全工操作，该芯片的性能如表1.6所示。
表1.6RTL8211EG芯片性能表
如图1.11所示为FPGA与以太网PHY芯片连接示意图，FPGA作为通信协议MAC层，RTL8211E为PHY层，RJ45为网络接口。MDI/MDIO总线管理接口可以被FPGA用于配置或读取PHY芯片内部的寄存器数据。
图1.11FPGA与PHY连接示意图
图1.12所示为RTL8211E硬件电路原理图，RTL8211E芯片引脚62（CKXTAL2）、61（CKXTAL1）并接25MHz无源晶振，分别串接电容后接地，以产生MII总线通信传输时钟，用于百兆数据传输模式，数据在时钟的上升沿采样。引脚58高电平时控制芯片复位，经下拉电阻将其接地后，可以使得芯片一直处于未复位状态。3.3V电压经滤波电容接入芯片供电引脚。
图1.12RTL8211E芯片配置电路原理图
六、硬件测试
依据硬件电路设计搭建硬件平台进行测试，解调系统下位机电路板如图1.13所示，上电前先进行电源短路测试，（需注意系统中FPGA的内核1.2V供电电源，因供电电流较大，对地呈现低阻抗，测试时可能会误认为短路）；检测各电源模块输出电压、电源芯片、稳压电路等散热是否良好；随后用示波器观察FPGA系统时钟信号，将测试程序分别通过JTAG接口、AS接口下载，测试FPGA最小系统电路；然后对AD输入标准正弦信号，查看AD采样数据的波形；控制DA输出锯齿波信号，驱动电路尾端接上大约lμF电容作为假负载，查看输出信号波形失真情况；检测各通讯接口是否正常；连接光路系统与硬件电路板，测试信号调理电路，调节信号增益。
图1.13解调系统下位机硬件电路板
总结
本文完成了光纤光栅解调系统电路设计，包括FPGA最小系统、FFP滤波器驱动文电路、探测器信号调理电路、FFP滤波器驱动电路模块、AD采样、通信接口等模块设计。
(1)完成了FPGA芯片选型，实现了最小系统设计。
(2)根据F-P滤波器驱动特性，设计了锯齿波电压驱动电路。
(3)分析传感信号特性，设计了光电信号调理电路。
(4)设计了AD采样电路模块。
(5)设计了基于UDP协议的百兆以太网通信接口和USB转串口通信接口。