登录
verilog case语句 verilog 中forever always verilog实例引用是并行语句 verilog直接让变量等于一个数 四位十进制计数器verilog
03-15
verilog always语法 verilog case语句 verilog reg赋初值 verilog实例引用是并行语句 verilog设置24进制计数器 四位十进制计数器verilog
03-14
![verilog case语句_verilog语法进阶[图]](data:image/gif;base64,R0lGODlhAQABAIAAAP///wAAACwAAAAAAQABAAACAkQBADs=)