Verilog always敏感电平说明

always@(a)

a信号发生变化是触发

always@（posedge a or negedge a）

a信号双边沿触发

always

不断触发，伪组合逻辑电路

always@（*）

always@（a or posedge clk）

always@（data[2:0]）