半導體基礎

半導體基本性質是了解其在現代科技中重要作用的關鍵，其獨特的性質使得半導體在電子裝置中具有廣泛的應用。在深入了解複雜的半導體制造之前，首先需要對半導體的基本性質有一個牢固的了解。

半導體是指電導率介于導體（如金屬）和絕緣體（如陶瓷）之間的材料，這種獨特的特性使它們能夠控制電流，使其成為現代電子裝置的基礎。

1.1 電學性質

通過引入雜質的過程（稱為摻雜）可以改變半導體的導電性。半導體的能隙（或帶隙）通常在2~3電子伏特（eV）之間，這對于決定其電學性質至關重要。正是這種帶隙将半導體與導體和絕緣體區分開來，使它們在特定條件下能夠導電。

1.2 半導體類型

本征半導體：沒有顯著雜質的純半導體材料，矽和鍺是常見的例子
雜質半導體：通過摻雜有意引入雜質以改變電學性質的半導體

1.3 常用材料

元素半導體

矽 (Si)：最常用半導體材料，廣泛用于內建電路、太陽能電池和各種電子器件
鍺 (Ge)：早期半導體材料，主要用于高頻電子器件和紅外探測器

化合物半導體

砷化镓 (GaAs)：高電子遷移率和高頻特性，在微波和高頻電子器件中應用廣泛，如手機和衛星通信
氮化镓 (GaN)：具有高擊穿電場和高電子遷移率，常用于高功率和高頻應用，如LED和功率電子器件
碳化矽 (SiC)：具有高熱導率和高擊穿電場，适用于高溫、高壓電子器件，如電力電子和汽車電子
磷化铟 (InP)：在光通信領域廣泛應用，用于制造光電探測器和雷射器

新興半導體材料

二維材料（如石墨烯）：具有優異電子和光學特性，潛在應用于下一代電子器件和傳感器

有機半導體：用于柔性電子、顯示器和太陽能電池等領域

其他

硫化鋅 (ZnS)、氧化鋅 (ZnO)：用于光電子器件和傳感器

1.4 摻雜過程

摻雜是指在半導體材料中引入特定雜質以提高其導電性。摻雜類型和濃度決定了半導體的行為：

N型摻雜：添加具有更多電子的原子，提供額外的自由電子進行導電
P型摻雜：添加具有較少電子的原子，形成作為正電荷載體的“空穴”

半導體制造技術過程

半導體制造過程是一系列複雜且高度專業化的步驟，将原材料轉化為功能性電子元件。這個過程涉及多種技術和工藝，每個階段都需要精确控制和細緻入微的關注。在本節中，我們将概述半導體制造的各個階段，從半導體晶體的生長到器件的最終封裝。

2.1 晶體生長

制造技術始于高品質半導體晶體的生長，它是生産電子器件的基礎材料。對于基于矽的器件，最常見的晶體生長方法是直拉法（Czochralski法），該方法在坩埚中熔化高純度矽，随後将其冷卻至接近當機點，通過旋轉種子晶體從熔體中拉出單晶，并切片成薄片晶圓。這種方法可以生産具有均勻晶體結構和優良電學特性的單晶錠。其他廣泛使用的方法還包括Kyropoulos方法、Float Zone方法、Verneuil方法、Bridgman方法等。此外，晶圓經過抛光和清洗以建立一個潔淨表面用于後續處理步驟。

晶體生長過程中面臨的挑戰主要包括控制生長環境的純淨度和溫度穩定性，以避免雜質和缺陷引入；調節溶液或熔體飽和度以確定均勻生長速率，防止界面粗糙化和不規則形貌的形成；以及在大規模生産中實作高重複性和高品質晶體生産。這些因素均會影響晶體結構完整性和實體性能，使得晶體生長成為一項複雜而精細的工藝。

2.2 晶圓制備

晶圓制備是半導體制造過程中的關鍵初始步驟，因為它為制造高品質電子器件奠定了基礎。這個過程包括将半導體晶體（如矽或砷化镓）轉化為具有極其光滑表面的薄平晶圓。

晶錠切割晶圓的工藝是半導體制造過程中至關重要的一環，它直接影響到最終晶圓的品質和産量。

2.2.1 準備階段

晶錠在切割之前需要徹底清洗，以去除表面雜質和污染物。通常使用蠟或其他固定劑将晶錠固定在支架上，以確定切割過程中的穩定性。

2.2.2 切割階段

切割晶圓通常使用金剛石線鋸或内圓鋸。金剛石線鋸使用塗有金剛石顆粒的線，内圓鋸則是内圓鍍有金剛石的薄片。設定切割速度、線張力和切割液流量等參數。這些參數對切割品質有很大影響，需要根據晶錠的材質和尺寸進行優化
切割過程

金剛石線鋸切割：金剛石線在高速度下旋轉，并在切割液冷卻和潤滑作用下，通過往複運動切割晶錠。切割液通常是水基或油基，用來冷卻和帶走切割産生的碎屑
内圓鋸切割：内圓鋸切割原理與線鋸類似，但其通過旋轉的内圓薄片切割晶錠。切割精度和速度相對較高，适用于高品質晶圓的切割

2.2.3 切割後處理

去除固定劑：切割完成後，需要去除晶錠固定所用的蠟或固定劑。通常通過加熱熔化或溶劑溶解的方式去除
清洗晶圓：晶圓切割後表面會有殘留切割液和碎屑，需要通過超音波清洗等方法徹底清洗
檢測和分類：對切割後晶圓進行檢測，包括厚度、平整度、表面缺陷等參數。根據檢測結果進行分類，合格的晶圓進入下一工序，不合格的進行返工或廢棄處理。

2.2.4 抛光和刻蝕（視需要）

初步抛光：為獲得平整光滑的表面，部分晶圓切割後需進行初步抛光
化學機械抛光（CMP）：高精度晶圓還需要進行CMP，以進一步改善表面品質和平整度
邊緣刻蝕：有些工藝需要對晶圓邊緣進行刻蝕處理，以防止邊緣崩裂和提高晶圓機械強度

其中，線鋸有很多種，包括手動或自動的，支援單線或多線切割的，單向或雙向切割的，并安裝在不同尺寸的輪毂上具有不同主軸旋轉速度。通過适當的工具選擇和參數優化，晶圓切割工可以確定晶圓的幾何形狀适合進一步加工。

在晶圓制備過程中，主要挑戰包括精度控制和材料損耗。高精度的切割需要保持刀具穩定和均勻進刀，以避免微小裂紋和缺陷。此外，切割速度和刀具磨損平衡也至關重要，過快或過慢都可能影響切片品質。同時，切片過程中産生的材料損耗和邊緣碎裂會導緻資源浪費和成本增加，需要通過優化工藝來最小化。溫度控制和振動也是潛在問題，可能會影響切割的平滑度和整體品質。

2.3 光刻和圖形化

光刻是制造過程中一個至關重要的光學工藝，用于在單個晶圓表面建立複雜的電路圖案。這是通過将晶圓塗覆上光敏材料（稱為光刻膠），然後通過包含所需圖案的掩模，以深紫外線（DUV）或極紫外線（EUV）曝光來實作的。曝光的光刻膠發生化學變化，使其能夠選擇性地去除。它留下的圖形層作為後續處理步驟（如蝕刻和沉積）的保護層。

EUV極紫外光刻（Extreme Ultra-Violet）是新一代的光刻技術，使用13.5nm波長的極紫外光。由于其光刻精度可達幾納米，EUV光刻對光束的集中度要求極為嚴格，這相當于用手電筒照射到月球上的光斑不超過一枚硬币的大小。用于反射的鏡子長度為30cm，而表面起伏不得超過0.3nm，這相當于從北京到上海的鐵軌起伏不超過1mm。每台EUV光刻機重達180噸，由超過10萬個零件組成，運輸需要40個集裝箱，安裝和調試時間超過一年。

光刻是半導體制造過程中至關重要的一步，因為它能夠在晶圓表面建立複雜的電路圖案。這些圖案構成了半導體器件中各種元件和結構的基礎。

2.3.1 光刻膠塗布

在光刻過程開始之前，必須在晶圓上塗上一層薄薄的感光材料，稱為光刻膠。光刻膠通常使用旋塗工藝塗布，即在晶圓高速旋轉的同時，将少量光刻膠沉積到其表面。離心力確定光刻膠均勻擴散，形成均勻塗層。光刻膠塗層的基本功能是通過化學過程失去抗性并建立圖案。

光刻膠主要有兩種類型：正性和負性。正性光刻膠在曝光後變得更容易溶解，而負性光刻膠在曝光後變得更難溶解。光刻膠的選擇取決于所制造半導體器件的具體要求。

2.3.2 掩模對準

在塗布光刻膠後，使用光掩模将所需的圖案轉移到晶圓上。光掩模是一塊帶有不透明材料（如鉻）圖案層的玻璃或石英闆，用于阻擋光的透過。使用專用工具（稱為掩模對準器或步進器）仔細對準晶圓和光掩模，確定圖案準确地定位在晶圓表面。

2.3.3 曝光

在放置好光掩模後，晶圓會暴露在紫外光下，紫外光通過光掩模透明區域并照射到光刻膠上。紫外光在光刻膠的暴露區域引發化學反應，改變其溶解性。對于正性光刻膠，暴露區域變得更易溶解；對于負性光刻膠則變得更難溶解。

曝光過程可以使用各種光源進行，例如汞蒸氣燈或準分子雷射器。通過浸沒光刻等技術，可以進一步優化，将晶圓和光掩模浸入液體媒體中以提高圖案傳輸的分辨率。

2.3.4 顯影

曝光後，将晶圓浸入顯影液中，顯影液選擇性地去除光刻膠中可溶解的區域，以顯露出下面的圖案層。對于正性光刻膠，曝光區域被去除；對于負性光刻膠，未曝光區域被去除。然後将晶圓沖洗并幹燥，留下一個精确的光刻膠圖案層，作為後續制造步驟（如蝕刻或沉積）的模闆。

這是生産先進半導體器件所必需的。

2.4 刻蝕和沉積

刻蝕和沉積是制造半導體器件過程中不可或缺的兩大工藝。刻蝕通過濕化學工藝或等離子體工藝，有選擇性地從晶圓上去除材料，進而建立複雜的三維結構，如半導體和互連。沉積則是将薄層材料添加到晶圓表面的過程。沉積技術包括化學氣相沉積（CVD）和實體氣相沉積（PVD），可以用來沉積各種材料，包括金屬、絕緣體和半導體。

2.4.1 刻蝕

這是半導體制造過程中必不可少的一步，它涉及選擇性地從晶圓上去除材料，以建立所需的結構和特征。此過程用于定義各種元件的形狀，例如半導體、電容和後道互連等，通過去除未掩蓋晶圓區域。在本節中，我們将讨論蝕刻的關鍵考慮内容，包括濕法刻蝕、幹法刻蝕以及刻蝕選擇性和均勻性。

幹法刻蝕在半導體刻蝕中占據了主導地位，市場占比高達95%。其主要優勢在于能夠實作各向異性刻蝕，即刻蝕時僅垂直方向的材料被去除，而橫向材料不受影響，進而保證了細小圖形的保真性。相比之下，濕法刻蝕由于刻蝕方向難以控制，在先進制程中容易導緻線寬減小，甚至損壞電路，進而降低晶片品質。

目前，半導體制造中廣泛采用多重模闆工藝，即通過多次沉積和刻蝕工藝來實作所需的特征尺寸。例如，14nm制程需要進行64次刻蝕工藝，比28nm制程增加了60%；而7nm制程所需的刻蝕步驟高達140次，比14nm制程增加了118%。

a. 濕法刻蝕

濕法刻蝕是一種化學過程，它将晶圓浸入液體蝕刻劑溶液中，刻蝕劑與暴露材料反應，溶解并去除它。刻蝕劑的選擇取決于被蝕刻材料以及所需的刻蝕速率和選擇性。濕法刻蝕通常是各向同性的，即在所有方向上均勻去除材料，這可能導緻特征的下切，并限制蝕刻結構的分辨率。

b. 幹法刻蝕

幹法刻蝕是一種氣相過程，利用等離子體撞擊晶片表面所産生的實體作用，或等離子體與晶片表面原子間的化學反應，或者兩者的複合作用來去除晶圓表面的材料。幹法刻蝕技術有多種類型包括：

反應離子刻蝕（RIE）：反應離子刻蝕結合了化學反應和離子轟擊來蝕刻材料。晶圓被放置在真空室中，并暴露于由反應氣體混合物産生的等離子體中。等離子體中的反應性物質與暴露的材料反應，而離子加速朝向晶圓并實體移除反應産物。

深反應離子刻蝕（DRIE）：DRIE是RIE的變種，專門用于高縱橫比的矽刻蝕。它利用交替的沉積和刻蝕步驟來實作具有光滑側壁的深垂直溝槽。

原子層刻蝕（ALE）：ALE是一種先進的刻蝕技術，能夠一次性去除一個原子層。通過順序的自限制反應實作，這提供了對刻蝕深度和輪廓的卓越控制。

c. 刻蝕選擇性和均勻性

刻蝕選擇性指的是刻蝕過程在去除一種材料的同時不影響另一種材料的能力。高刻蝕選擇性對于保護晶圓掩膜區域的完整性和防止損壞底層很重要。刻蝕均勻性指的是整個晶圓表面刻蝕過程的均勻性，這對于確定器件性能的一緻性很重要。

總之，刻蝕是半導體制造過程中基本的一步，它能在晶圓表面建立複雜的結構和特征。通過仔細選擇适當的刻蝕技術并保持高刻蝕選擇性和均勻性，制造商可以生産出高性能和高可靠性的先進半導體器件。

2.4.2 薄膜沉積

該工藝是半導體制造過程中關鍵的一步，用于在晶片表面上形成薄而均勻的材料層。這些薄膜可以用作絕緣層、導電層或摻雜層，以實作半導體器件的功能。薄膜沉積工藝主要分為實體氣相沉積（PVD）和化學氣相沉積（CVD）兩大類。化學氣相沉積 (CVD) 是一種沉積技術，通過熱能、放電或紫外光照射等化學反應方式，将反應物在晶圓表面形成穩定的固态薄膜。CVD 技術廣泛應用于晶片制造過程中，可以用于沉積介電材料、導電材料或半導體材料。與 CVD 不同，實體氣相沉積 (PVD) 是一種實體過程，通常使用氩氣等氣體。在真空環境中，氩離子被加速撞擊靶材，導緻靶材原子被濺射出來，并以雪片狀沉積在晶圓表面。

a. 實體氣相沉積（PVD）

PVD 技術通過實體手段将材料從固态或液态源轉移到基片表面。常見的 PVD 方法包括：

i. 蒸發沉積（Evaporation Deposition）：

材料被加熱至蒸發或升華，形成蒸氣，這些蒸氣在基片表面冷凝，形成薄膜。
電阻加熱、電子束加熱和雷射加熱。

ii. 濺射沉積（Sputtering Deposition）：

通過等離子體轟擊靶材，将其原子或分子濺射到基片表面。
可以沉積各種材料包括金屬、氧化物和氮化物。

b. 化學氣相沉積（CVD）

CVD 工藝通過化學反應在基片表面形成薄膜。通常在高溫下進行，反應氣體在基片表面發生化學反應，生成固态薄膜。常見的 CVD 方法包括：

i. 低壓化學氣相沉積（LPCVD）：

在低壓環境中進行，有助于提高薄膜的均勻性和覆寫性。
适用于沉積氧化矽、氮化矽等材料。
ii. 等離子增強化學氣相沉積（PECVD）：
利用等離子體來激發和加速化學反應，使沉積在較低溫度下進行。
常用于沉積矽化物、氮化物和有機薄膜。
iii. 大氣壓化學氣相沉積（APCVD）：
在大氣壓下進行，工藝簡單但薄膜均勻性較低。
适用于需要較低成本的大規模應用。

c. 其他薄膜沉積技術

除了 PVD 和 CVD，還有一些特定的薄膜沉積技術：

分子束外延（MBE）：
通過在高真空下直接将原子或分子束沉積到基片上，形成超薄和高品質的晶體薄膜。适用于高精度和高品質的外延生長。
原子層沉積（ALD）：
通過交替暴露基片于不同的反應氣體，實作原子層級的精确控制。适用于需要非常精确厚度控制的薄膜。
旋塗（Spin Coating）：
利用高速旋轉将液态材料均勻分布在基片上，然後通過熱處理形成薄膜。常用于制造光刻膠層和某些有機薄膜
電化學沉積（ECD）：
ECD，也稱為電鍍，主要用于銅互連的沉積。它涉及通過施加電流将溶液中的金屬離子還原到晶圓表面。

2.4.3 總結

不同的薄膜沉積工藝有各自的優缺點和應用場景。PVD 和 CVD 是最常用的兩大類，但其他技術如 MBE 和 ALD 也在特定應用中扮演着重要角色。

2.5 化學機械抛光

在沉積之後，晶圓會經過一系列的抛光步驟以建立光滑、鏡面般的表面。這一點非常重要，因為任何表面缺陷或污染物都可能會對最終半導體器件的性能和可靠性産生不利影響。抛光過程通常結合了化學和機械技術，例如化學機械平坦化（CMP）。該過程使用含有研磨顆粒和化學反應劑的漿料，以受控的方式從晶圓表面去除材料。

2.5.1 CMP工藝的目的

主要是實作晶圓表面的全局平坦化，為後續的光刻和刻蝕工藝提供平整的基底。這對于多層互連結構和細微線寬技術尤為重要。CMP廣泛應用于以下方面：

平坦化氧化層（如氧化矽）
平坦化金屬層（如銅、鋁）
平坦化多晶矽層

2.5.2 CMP工藝的基本原理

CMP結合了化學蝕刻和機械研磨兩種技術，其原理可概括為：

化學反應：抛光液中的化學成分與待抛光材料發生化學反應，生成容易去除的化合物或軟化材料表面
機械研磨：利用抛光墊和抛光液中的磨粒對材料進行機械磨削，去除反應生成的化合物及材料表面

2.5.3 CMP工藝的組成部分

抛光液（Slurry）：包含氧化劑、絡合劑、腐蝕抑制劑、pH調節劑和磨粒等成分，在化學和機械兩個方面都起到重要作用
抛光墊（Polishing Pad）：安裝在旋轉的抛CD光牒上，具有一定的硬度和彈性，可以有效地配合抛光液進行材料去除
抛光機（Polishing Machine）：包括旋轉盤、晶圓夾具和抛光液配置設定系統。抛光機控制抛光的壓力、速度和時間

2.5.4 CMP工藝步驟

晶圓裝載：将待抛光晶圓固定在抛光機的晶圓夾具上
抛光液配置設定：抛光液均勻分布在晶圓和抛光墊之間
抛光：通過抛光機施加适當壓力和旋轉速度，進行抛光。化學成分軟化材料表面，機械磨粒去除軟化材料
清洗：抛光完成後，晶圓需要經過清洗去除殘留的抛光液和磨粒
檢查：使用光學顯微鏡或其他檢測裝置檢查抛光效果，確定表面平坦度和材料去除量符合要求

2.5.5 關鍵參數與控制

CMP工藝中關鍵參數需要精确控制，以確定抛光效果和工藝穩定性：

抛光壓力：過高的壓力可能導緻晶圓破損，過低的壓力則抛光效率低
旋轉速度：包括抛CD光牒和晶圓的旋轉速度，影響抛光的均勻性和速率
抛光液配方：化學成分、磨粒濃度和pH值等直接影響化學反應速率和機械去除效率
抛光時間：需根據材料去除量和表面平坦度要求進行精确控制

2.5.6 CMP工藝的挑戰與改進

CMP工藝面臨一些挑戰，如抛光均勻性、材料選擇性、表面損傷等。為了克服這些問題，業界不斷進行技術改進：

優化抛光液配方：開發新型抛光液，提升選擇性和去除速率
改進抛光墊材料：使用更耐用、性能更好的抛光墊，改善抛光效果
自動化和智能控制：引入實時監控和回報控制系統，提高工藝穩定性和一緻性

總之，CMP工藝在半導體制造中扮演着至關重要的角色，随着技術的進步，其應用範圍和工藝效果也在不斷提升。

2.6 清洗工藝

抛光後，必須徹底清洗晶圓以去除任何殘留的顆粒、污染物或化學殘留物。通常使用濕法和幹法清洗技術的組合，如超音波清洗和等離子清洗。超音波清洗涉及将晶圓浸入清洗溶液中并施加超音波振動。另一方面，等離子清洗使用高能等離子體去除晶圓表面的污染物。

半導體工藝中的清洗工藝是保證晶圓表面潔淨、去除雜質和污染物關鍵步驟。清洗工藝貫穿整個半導體制造，具體步驟和方法包括以下幾種：

a. RCA清洗

RCA-1清洗（去除有機污染物）：使用氨水、過氧化氫和去離子水的混合溶液。這個步驟主要去除晶圓表面的有機污染物、顆粒和金屬離子。
RCA-2清洗（去除金屬離子）：使用鹽酸、過氧化氫和去離子水的混合溶液。主要去除金屬離子和一些難以去除的無機污染物。
b. Piranha清洗使用硫酸和過氧化氫的混合溶液。Piranha清洗非常有效地去除有機物和表面污染物，常用于初步清洗。c. HF清洗（氫氟酸清洗）使用稀釋氫氟酸溶液，主要用于去除氧化層和一些矽表面污染物。d. Megasonic清洗利用超音波（通常在MHz範圍内）産生的空化效應，能夠高效地去除微小顆粒和其他污染物，适用于敏感的表面清洗。e. 氣相清洗使用氣體或氣溶膠進行清洗，典型方法包括使用臭氧和過氧化氫蒸汽。此方法适用于去除一些特定的污染物，并且對表面損傷較小。f. 噴淋清洗通過高壓噴淋去離子水或清洗液體來清洗晶圓表面，通常與旋轉裝置結合使用以增加清洗效果。g. 化學機械抛光（CMP）後的清洗CMP過程後，需要進行嚴格的清洗以去除抛光後的殘留物和顆粒。通常使用氨水和過氧化氫的混合溶液。h. 去離子水沖洗和幹燥最後的步驟通常是使用高純度的去離子水進行沖洗，然後通過旋轉幹燥或其他幹燥技術（如Marangoni幹燥）進行幹燥，以避免水漬和斑點的形成。

總之，晶圓準備是半導體制造過程中關鍵的一步，因為它為制造高品質的電子器件奠定了基礎。通過仔細控制晶體生長、晶圓切割、抛光和清洗過程，制造商可以確定其晶圓滿足生産可靠、高性能半導體器件所需的嚴格要求。

2.7 摻雜和離子注入

。摻雜涉及将雜質或摻雜劑引入半導體材料中，進而顯著改變其電學特性。這些雜質包括三價或五價雜質。常見的引入摻雜原子的方法有擴散層注入、加熱半導體材料和離子注入。離子注入是最常見的摻雜技術，涉及用離子束轟擊晶圓，使這些離子嵌入到半導體材料中，進而建立所需的n型或p型區域。

摻雜是半導體制造過程中關鍵的一步，它涉及向半導體材料中有意引入雜質（稱為摻雜劑），以修改其電學特性。摻雜劑可以創造出自由電子的過剩（n型摻雜）或電子的缺乏（稱為空穴，p型摻雜），這些對于形成半導體和二極管等半導體器件至關重要。一些n型五價雜質包括磷、銻和砷。而硼、鋁、镓和铟則是一些三價p型雜質。在本節中，我們将讨論摻雜的主要技術，包括離子注入和擴散，以及精确摻雜控制的重要性。

a. 離子注入

離子注入是一種廣泛使用的摻雜技術，涉及将摻雜離子直接插入半導體材料中。該過程涉及離子化所需的摻雜物質，使用電場加速離子，并将它們引導至晶圓表面。高能離子穿透晶圓并嵌入晶格中，改變材料的電學特性。其優點包括：

對摻雜濃度和深度的精确控制
晶圓表面均勻的摻雜分布
低溫加工，降低了晶圓損壞的風險

然而，離子注入也會對晶格造成損傷，必須通過退火過程進行修複。

b. 擴散

擴散是另一種常見的摻雜技術，它依賴于在高溫下通過半導體材料中的摻雜原子移動。在此過程中，晶圓被放置在受控環境中，如擴散爐，并暴露于摻雜原子的源。摻雜原子擴散到晶圓中，形成濃度梯度，進而決定材料的電特性。

擴散具有幾個優點，包括能夠形成淺結和同時摻雜多個晶圓。然而，它通常不如離子注入精确，并且可能導緻晶圓表面上摻雜物分布不均。

c. 精确的摻雜控制

準确控制摻雜過程對于實作期望的電特性和半導體器件的性能特性至關重要。摻雜濃度、分布和結深等因素會顯著影響器件特性，如門檻值電壓、載流能力和開關速度。是以，制造商必須仔細控制摻雜過程，以確定器件符合嚴格的性能和可靠性要求。

總之，摻雜是半導體制造中的基本過程，它使得建立具有定制電特性的半導體器件成為可能。通過仔細選擇适當的摻雜技術，如離子注入或擴散，并精确控制摻雜過程，制造商可以生産出滿足現代電子應用需求的高性能半導體器件。

2.8 金屬化和互連

金屬化和互連是半導體器件的重要組成部分，提供了連接配接內建電路中各個元素的路徑。這些連接配接使半導體、電阻、電容和晶圓上的其他元件之間的電信号和電力傳輸成為可能。在本節中，我們将讨論金屬化和互連的關鍵方面，包括材料選擇以及縮放和性能相關的挑戰。

金屬化是指在晶圓表面沉積金屬層，作為器件各部分之間的電氣連接配接。在建立p型或n型區域後，金屬化過程通過導電材料確定内部電路之間的電氣連接配接。這些金屬層可以通過多種技術沉積，如濺射或電化學沉積（ECD）。然後對金屬層進行圖案化和蝕刻，以形成所需的互連結構。

2.8.1 材料選擇

金屬化和互連材料選擇至關重要，因為它直接影響半導體器件的性能和可靠性。常用互連材料包括鋁、銅和鎢，它們具有低電阻率、良好的附着力和與底層半導體材料的相容性。

由于銅相對于鋁具有更低的電阻率和更高的抗電遷移性，銅已成為許多先進半導體器件的首選材料。然而也帶來了若幹可靠性問題。首先，銅容易在高溫下發生電遷移，導緻導線斷裂或短路。銅與其他材料的界面可能産生擴散問題，導緻元器件性能劣化。此外，銅在腐蝕和氧化環境中易于受損，需要穩定的鈍化層保護，這增加了制造技術的複雜性。總之，銅互連的可靠性問題主要集中在電遷移、界面擴散和化學穩定性上。

2.8.2 縮放和性能挑戰

随着半導體器件的尺寸繼續縮小，金屬化和互連在器件性能和可靠性方面變得越來越關鍵。縮小特征尺寸會導緻電阻和電容增加，導緻功耗增加、信号延遲和潛在的可靠性問題，如電遷移和應力引起的空洞。

然而，晶片尺寸的減小一直是電子行業的一個趨勢。根據摩爾定律，晶片上的半導體數量每兩年翻一番。随着這種縮小，半導展現在已經達到了處理隧穿等量子效應的微小尺寸。在這種效應中，低能量粒子可以在低于門檻值電壓的情況下穿過勢壘電位。

為了應對這些挑戰，研究人員正在探索新材料，如石墨烯和碳納米管，它們可能具有提高電性能和減少功耗的潛力。此外，沉積技術的進步和低介電常數材料的使用有助于減輕縮放對互連性能的影響。

總之，金屬化和互連是半導體器件的基本組成部分，提供了使內建電路中各個元素之間的信号和電力傳輸成為可能的電連接配接。通過仔細選擇适當的材料、沉積技術，并解決與縮放相關的挑戰，制造商可以繼續推動半導體器件性能和內建的邊界。

2.9 鈍化和封裝

鈍化涉及在晶圓表面施加一層薄的絕緣保護層，以保護半導體器件免受環境因素的影響，減少腐蝕、污染和電洩漏的風險。常見的鈍化材料包括二氧化矽（SiO2）、氮化矽（Si3N4）和聚酰亞胺，它們具有良好的附着力、低濕氣滲透性和與底層半導體材料的相容性。

晶片封裝（Chip Packaging）是指将已完成的半導體晶片與其外部環境隔離、保護，并通過特定的接口連接配接外部電路的技術和工藝。晶片封裝在半導體制造中起着至關重要的作用，不僅影響晶片的實體保護和熱管理，還直接影響其性能、可靠性和可操作性。

早期的封裝設計較為簡單，對工具的要求也很低，因為當時沒有內建（Integration）的概念。随着系統級封裝（SiP）技術的興起，封裝設計變得愈發複雜。如今，随着SiP、先進封裝、芯粒（Chiplet）和異構內建等概念在市場上獲得越來越高的接受度，封裝内內建的複雜度和靈活性也迅速增加，對封裝設計的要求亦随之提升。

2.9.1 晶片封裝的主要功能

保護晶片：防止外界環境（如濕度、灰塵等）對晶片的損壞，提供機械和化學保護
電連接配接：将晶片内部電路連接配接到外部電路，通過引腳、焊球或其他接口進行電信号的傳輸
散熱：有效将晶片運作過程中産生的熱量散發出去以保證其正常工作
結構支援：提供晶片的實體支撐，使其可以安全地安裝在電路闆上

2.9.2 常見的晶片封裝技術類型

通孔封裝：早期的電子裝置和一些需要高可靠性的工業應用
表面貼裝技術（SMT）：現代電子産品，如手機、電腦和消費電子産品
晶片級封裝（Chip-Scale Package, CSP）：移動裝置和高性能計算
球栅陣列封裝（Ball Grid Array, BGA）：高性能和高密度內建電路，如微處理器和圖形處理器
堆疊封裝（Stacked Package / Package-on-Package, PoP）：移動裝置和消費電子産品
系統級封裝（System in Package, SiP）：複雜的電子系統，如無線通信子產品和傳感器系統

g. 未來趨勢：随着電子裝置日益向小型化、高性能和低功耗發展，晶片封裝技術也在不斷進步。未來的趨勢包括：

3D封裝：将多晶片以三維堆疊方式內建，進一步提升封裝密度和性能
先進的封裝材料：如陶瓷和新型聚合物以提高散熱性能和機械穩定性
更高的自動化水準：提高生産效率和一緻性，降低制造成本

2.9.3 常見的先進封裝工藝

系統級封裝（System-in-Package, SiP）：将多個晶片封裝在一個單一的封裝體内，各個晶片之間通過封裝内的互連實作連接配接。這種技術可以在不改變單個晶片設計的情況下實作多功能內建，靈活性較高
堆疊內建（3D Integration）：将多個晶片垂直堆疊在一起并使用微凸點（Micro Bumps）或矽通孔（Through-Silicon Vias, TSV）進行互連。這種技術可以顯著減小封裝面積，提高信号傳輸速度和系統性能
晶圓級封裝（Wafer-Level Packaging, WLP）：可以實作更小封裝尺寸和更好性能，适用于移動裝置等對尺寸和功耗要求較高的應用
倒裝晶片封裝（Flip-Chip Technology）：将晶片翻轉，使其底部的連接配接點直接與基闆上的焊盤接觸。這種方式可以減少信号路徑長度，提高電氣性能和散熱效率
中介層互連封裝（Interposer Technology）：使用中介層（Interposer）将不同的晶片連接配接在一起。中介層可以是有源（帶有電路）或無源（僅作為連接配接橋），這種技術能夠實作不同技術節點和材料的晶片之間高效互連
闆級封裝（Panel-Level Packaging, PLP）：一種在大尺寸面闆上進行封裝工藝的方法，能夠提高生産效率和降低成本，适用于大規模生産的電子産品

總之，先進封裝工藝在不斷發展，推動着電子産品向更高性能、更小尺寸和更低功耗的方向發展。

2.10 測試和品質控制

測試和品質控制是半導體制造過程中至關重要的方面，以確定最終産品符合性能和可靠性規範。這些過程涉及各種檢查、測量和評估技術，以識别和糾正缺陷，改進過程控制，并保持高制造良率。

先進封裝驗證工具包括電氣驗證和實體驗證。電氣驗證涵蓋了80多條規則，對整個系統進行信号完整性、電源完整性及EMI/EMC等電氣方面的檢查和驗證。實體驗證則基于IC驗證工具Calibre，整合出專門用于3D先進封裝的Calibre 3D STACK工具。随着封裝内部內建度和設計複雜度不斷提升，對驗證工具的要求也随之提高。同時，封裝設計與晶片設計的協同度日益增強，呈現出逐漸融合趨勢，是以對協同設計的需求也在不斷增加。

2.10.1 晶圓檢查

半導體晶圓是從圓柱形矽晶體或晶錠中切割出來的。這些圓盤形晶圓的平整度需控制在嚴格的公差範圍内，以確定整個晶圓表面适合內建電路（IC）生産。如果切割後的圓盤幾何形狀不合規格，則可能需要對晶圓進行再加工。然而，切割隻是晶圓加工的第一步，後續步驟如研磨和抛光、薄膜沉積以及光刻都會增加成本，如果晶圓未能滿足尺寸規格，将導緻大量浪費。

半導體制造商選擇基于電容的檢測和計量系統來檢測半導體晶圓。在晶圓加工過程的前端，這些系統可以測量圓盤幾何形狀，進而確定這些價值數千美元的晶圓适合進行進一步操作。

晶圓檢查是制造過程中識别缺陷（如顆粒、劃痕和圖案不規則）的關鍵步驟，這些缺陷可能會影響器件性能和良率。光學顯微鏡作為一種非破壞性和高通量的檢測方法，用于監測此類系統中的缺陷。不斷縮小的設計規則和增加的器件深寬比導緻了三維（3D）架構缺陷超出傳統光學衍射深度極限。這些結構通常具有微米級的高度、10納米左右的最小關鍵尺寸。對于這種結構，複雜的納米光子和等離激元效應可能具有重要價值。

這些檢查技術能夠早期發現和糾正缺陷，有助于保持高制造良率并減少生産故障器件的風險。

2.10.2 電氣測試

電氣測試在半導體制造過程的各個階段進行，以評估器件的性能和功能。一些常見的電氣測試方法包括：

參數測試：測量關鍵電氣參數，如電壓、電流和電阻，以確定器件符合性能規範
功能測試：在特定工作條件下（如溫度和電壓）測試內建電路的功能，以確定其正常運作
老化測試：在加速應力條件下（如高溫和電壓）操作器件，以識别潛在的可靠性問題并淘汰早期故障

這些測試方法有助于確定最終的半導體器件符合其性能和可靠性要求，适用于預期的應用。

2.10.3 可靠性評估

可靠性評估是貫穿整個半導體制造過程的持續過程，旨在評估和提高器件的長期性能和穩定性。一些常見的可靠性評估技術包括：

加速壽命測試：在極端應力條件下（如高溫、濕度和電壓）操作器件，以識别潛在的失效機制并估算其壽命
失效分析：系統性調查失敗的器件，找出失效的根本原因，并采取糾正措施以改進制造過程和器件可靠性
統計過程控制：監控和分析制造資料，識别趨勢、變化和潛在的過程問題，進而持續改進制造過程

通過實施全面的測試和品質控制流程，半導體制造商可以確定其器件符合當今嚴格應用的性能和可靠性要求，同時推動制造效率和良率的持續改進。

2.11 結論

半導體制造過程是一個複雜且精密的步驟序列，将原材料轉化為高度先進的內建電路。這個過程涉及許多關鍵階段，包括晶圓制備、光刻、蝕刻、摻雜、金屬化、鈍化、封裝和測試。随着材料、技術和裝置的不斷進步，半導體行業繼續突破創新和規模的界限，使得電子裝置越來越小、更強大、更高效。

在本文中，我們全面介紹了半導體制造過程，重點介紹了每個階段的關鍵方面、制造商面臨的挑戰以及應對這些挑戰的政策。通過了解半導體制造背後的基本原理和技術，我們可以欣賞到驅動電子工業快速進步并推動數字革命的工程和創新壯舉，這些革新已經改變了我們的世界。

2.12 關于半導體制造過程的常見問題解答

問題1：為什麼在半導體制造中使用矽晶圓？

答：矽晶圓是半導體制造中最常見的基闆材料，因其優異的電氣性能、豐富的可用性、電導率和相對較低的成本。矽還與各種制造技術高度相容，并且可以容易地通過摻雜雜質來改變其電氣特性。

問題2：光刻在半導體制造中起什麼作用？

答：光刻是一種通過掩模将圖案轉移到晶圓上的關鍵步驟。它涉及使用光敏化學品和紫外光，将複雜的圖案精确地轉移到晶圓表面上，包括半導體、互連和其他元件的各層。

問題3：縮小半導體器件尺寸主要面臨哪些挑戰？

答：随着半導體器件尺寸的不斷縮小，制造商面臨着多個挑戰，包括需要更先進的圖案化技術、更薄的層和更高密度的互連。此外，較小的器件通常會産生更多熱量，要求在封裝設計中改進熱管了解決方案。

結語

半導體制造過程是一系列高度複雜和專業化的步驟，涉及多種技術和工藝。從初始的晶體生長和晶圓制備，到器件的最終封裝，每一個階段都需要細節關注和精确控制，以確定生産出高品質、可靠的電子元件。随着技術的不斷進步，半導體制造過程将繼續發展，推動電子産業未來更複雜和強大的裝置的誕生。

3.1 晶片制造前道工藝（Front-End of Line，FEOL）

指在半導體制造過程中，從矽晶圓到形成基本電路結構的所有步驟。這些步驟通常包括晶圓清洗、薄膜沉積、光刻、刻蝕、離子注入、擴散和氧化等。前道工藝的意義和重要性主要展現在以下幾個方面：

基礎結構的形成：前道工藝是晶片制造的起始階段，其核心任務是形成半導體等基本電路元件。這些基本元件是後續電路功能實作的基礎，如果前道工藝不準确或不完備，将直接影響晶片的整體性能和可靠性。
精度和微縮技術：随着摩爾定律的發展，晶片工藝節點不斷縮小，要求前道工藝在納米級别上進行精确控制。例如，7nm、5nm甚至3nm工藝節點的實作，極大依賴于前道工藝的精細化和精确度。這種高精度制造能力是半導體技術進步和晶片性能提升的關鍵。
材料和工藝創新：前道工藝涉及大量的材料科學和工藝技術創新。例如，高介電常數材料（high-κ）、金屬栅極技術、FinFET結構等新材料和新結構的引入，都需要通過前道工藝來實作。這些創新是提升晶片性能、降低功耗和提升內建度的重要手段。
成本和良率管理：前道工藝的複雜性和精密性直接影響晶片制造的成本和良率。優化前道工藝，不僅能降低生産成本，還能提高良品率，增加生産效率。高效的前道工藝管理對整個半導體産業鍊的經濟效益具有重要意義。
技術競争力：領先的前道工藝技術是半導體企業核心競争力的重要組成部分。掌握先進的前道工藝技術，可以使企業在激烈的市場競争中占據優勢地位，獲得更多的市場佔有率和技術話語權。

3.2 晶片後道工藝（Back-end of Line, BEOL）

是半導體制造過程中，從晶圓制造到形成最終電路功能的關鍵階段。相對于前道工藝（Front-end of Line, FEOL）處理晶圓上形成半導體和其他有源器件的過程，後道工藝主要涉及金屬互連層的建構，確定各個半導體群組件能夠進行電氣連接配接。以下是晶片後道工藝的詳細步驟：

媒體沉積（Dielectric Deposition）
在完成前道工藝後，首先在晶圓上沉積媒體材料，通常是二氧化矽（SiO₂）或其他低介電常數材料。這些材料作為絕緣層，防止金屬層之間的電信号幹擾。
光刻（Lithography）
光刻過程類似于前道工藝，通過塗覆光刻膠、曝光、顯影等步驟，在媒體層上形成所需的圖案。該圖案将用于後續的蝕刻步驟。
蝕刻（Etching）
利用光刻形成的圖案作為掩膜，進行蝕刻工藝以去除不需要的媒體材料，形成通道或孔洞。這些通道和孔洞将被用來填充金屬，形成互連。
金屬沉積（Metal Deposition）
通過化學氣相沉積（CVD）、實體氣相沉積（PVD）或電鍍等技術，将金屬（如銅或鋁）沉積到蝕刻好的通道和孔洞中。這些金屬通道是晶片的互連線，負責傳輸電信号。
化學機械抛光（Chemical Mechanical Polishing, CMP）
沉積完金屬後，需要進行化學機械抛光（CMP）工藝。CMP工藝将多餘的金屬和不平整的表面抛光，確定金屬互連層的平整度和厚度均勻性，為下一層工藝做好準備。
重複多層互連（Multilayer Interconnection）
現代內建電路通常需要多層金屬互連，是以上述步驟會多次重複，沉積新的媒體層、光刻、蝕刻、金屬沉積和CMP，直至形成所需的多層互連結構。
鈍化層（Passivation Layer）
最後，為了保護電路，防止環境因素如濕度和灰塵的侵蝕，會在最上層沉積一層鈍化層，通常使用氮化矽（Si₃N₄）或其他材料。
封裝（Packaging）
完成晶圓上的所有電路和互連結構後，晶圓會被切割成單個晶片（Die），然後進行封裝。封裝工藝包括将晶片安裝在基闆上，并通過焊球、凸點等方式實作晶片與外部電路的連接配接，最終形成完整的內建電路産品。

晶片制造前道工藝是半導體制造的基礎和關鍵，其技術水準直接決定了晶片的性能、成本和市場競争力。掌握并不斷提升前道工藝技術，是推動半導體産業發展的重要驅動力。後道工藝是晶片制造過程中至關重要的一環，通過一系列複雜的工藝步驟，實作了晶片内部各元器件的互連和保護。每一步工藝都需要高度精确的控制，以確定最終産品的性能和可靠性。

詳解晶片制造全流程