首顆“3D封裝”晶片誕生，突破7nm極限，內建600億根半導體
台積電，三星持續攻克高端晶片制程，從5nm到4nm，再往下發展的3nm也在今年實作量産，然後到2025年量産2nm，甚至三星已經規劃了2027年造出1.4nm晶片。可随着晶片制程的不斷發展，越往下越難突破。
如果使用先進封裝，或帶來更多的性能提升。業内對先進封裝晶片有怎樣的探索呢？先進封裝能延續摩爾定律嗎？
晶片遍布生活中的各個角落，在一些領域對晶片的制程是有很大要求的。比如智能手機産品，市面上的高端旗艦手機幾乎都搭載5nm，4nm制程的處理器。
指甲蓋大小的晶片就能內建上百億根半導體，在有限的手機主機闆面積中發揮強勁的性能表現。由于手機主機闆面積非常寶貴，是以要想提升晶片的性能，在同樣的晶片尺寸範圍内，隻能提高晶片制程工藝，增大半導體密度，讓晶片容納更多的半導體。
隻是未來的晶片制程會越來越難突破，而且成本也會增加。那麼有沒有既能節約成本，又能確定晶片性能提升的方式呢？
或許先進封裝是一個方向。用先進的封裝技術來改變晶片搭載，布控方式。行業内探索的“芯粒”“晶片堆疊”等技術其實都是先進封裝的一種。而根據形式類别的不同，會分為平面的2D和立體的3D封裝技術。
台積電已經在大力探索先進封裝，并幫助客戶成功造出全球首顆3D封裝晶片。大緻來看，台積電是幫助名為Graphcore的廠商生産出IPU晶片，晶片的名稱為“Bow”。
Bow單個封裝晶片中內建了600億根半導體，而且采用的是7nm工藝制程。如果是傳統的單顆晶片，7nm能內建幾十億根半導體已經很不容易了，可以說是突破7nm極限了。
就算是5nm制程，市面上主流的晶片也僅僅內建一百多億根半導體。能做到600億根半導體的密度，完全得益于先進封裝技術的支援。
那麼這是怎樣的晶片封裝技術呢？其實使用的是台積電SoIC-WoW技術，通過将兩顆裸片上下疊加，上面的裸片負責供電和節能，下面的裸片保障運算和處理。在兩顆晶片的3D封裝效果下，性能疊加，算力和吞吐量都有所提升。
其實這隻是台積電先進封裝技術的其中一項探索，還有為蘋果公司生産的M1 Ultra采用的是InFO-LSI 封裝。
從晶片布局來看，是屬于2D封裝技術，兩顆晶片被左右連接配接在一起，而非上下疊加。但帶來的提升效果也是很明顯的，M1 Ultra的半導體數量高達1140億根。
台積電不僅僅掌握全球領先的晶片制程工藝，而且在先進封裝産業上也進行了很深入的探索，成為先進封裝行業的巨頭。SoIC-WoW，InFO-LSI等封裝技術的運用充分說明這條道路的可行性，隻要台積電堅持發展下去，和行業夥伴們一起共研共創，想必能開創新的先進封裝産業格局。
在傳統的晶片制造路徑中，是通過頂級的EUV光刻機，配合晶片制造商頂級的制程技術，造出高端制程晶片。
隻是不難發現，晶片制程工藝的突破速度已經放緩了。台積電在過去幾年可以做到一年推出一代工藝，但是在2023年，台積電說好的3nm遲遲沒有量産。三星已經量産出3nm，台積電卻始終沒有動靜。
還有消息稱台積電是因為成本過高，舍棄了初代3nm的工藝。不管情況到底如何，台積電今年能否量産出3nm，都釋放出一個信号，那就是台積電已經在放慢晶片制程突破的腳步了。
即便今年量産出3nm，也需要兩三年以後才能量産2nm，中間用數代3nm工藝更新版來填補制程空白。
這樣的表現和摩爾定律的核心觀點是不符的，摩爾定律指出，內建電路可容納的半導體每隔兩年會翻倍。簡單來說就是晶片制程可以持續突破，沒有盡頭。
業内傳出不少摩爾定律終結的消息，那麼先進封裝能延續摩爾定律嗎？從理論上來看 ，其實是有可能的。
因為合二為一的晶片也算作一個整合，兩顆被疊加組合使用的晶片有更大的晶片上限。甚至在智能汽車，顯示器等大型終端裝置中，可以容納面積更大的晶片産品，不需要像智能手機終端一樣，将晶片面積局限在有限的大小。
先進封裝正在成為台積電，三星等行業巨頭積極探索的方向，用先進封裝技術造出各類晶片，滿足多樣化的市場需求。當然，先進封裝技術下如何解決晶片功耗，散熱問題也需要下功夫，就看巨頭們的表現了。
