modelsim常用操作

1、庫的定義（library）

modelsim是比較常用的仿真軟體，主要用于數字電路的仿真，可以實作高效的前後仿真。仿真，就需要幾個關鍵的元素：激勵、設計子產品、設計子產品的限制平台。激勵，就是電路的輸入。設計子產品就是設計好的電路。限制，就是電路實作的實際過程中所需的要求。（這也是後仿真的必須檔案）。而庫，就是包含這幾個要素的集合。個人了解就是用于區分不同工作環境的檔案夾。

2、工程的定義（project）

modelsim的project的界限并不明确，隻要将某個測試子產品的調用子產品全部放在一個工程下即可。某個工程下的任意一個子產品都可以仿真。可以了解為庫下面的相應設計。這種設計架構和常見的電路設計軟體不同。一般的設計是建立工程後加入器件和其他的資源庫，而modelsim是在資源庫下建立工程，這點适應一下就行。

3、建立工程

就是直接使用子產品仿真，不加入其他限制。

由于沒有其他的限制，可以直接使用預設的work來建立工程。

file：用于檔案流的輸入輸出，建立儲存新的檔案都在這裡實作

edit：編輯，用于某些操作的選擇

view：視圖，選擇視覺效果

Compile：編譯，就是更新工程檔案

Simulate：仿真，就是啟動激勵檔案，開始仿真

add：添加元素，向特定的視窗添加元素

library：設定庫

bookmarks：批量處理

Window：建立視窗，一般不小心關掉某個顯示視窗時可以在這裡找。

help：通路一些幫助網站或者文檔

這裡是非常常見的Windows軟體視窗，基本的操作可以和其他軟體對比使用。

操作流程：

file》new》project

建立的工程，輸入工程名，其他預設。

選擇建立新檔案即可

這裡選擇檔案的語言verilog（根據需要設計），輸入檔案名

這個project面闆包含目前工程的所有檔案，（注意，modelsim隻會打開一個工程，打開新的工程會關閉原來的工程）

建立的檔案是在該工程目錄下的未知檔案，需要編譯。

一般右擊》compiled》compile all即可編譯所有檔案，其他選項也可以嘗試一下。

另外一個重要的面闆是library，這裡可以選擇仿真檔案開始仿真。這裡也是modelsim最容易翻車的地方。

4、使用控制台仿真

verilog代碼：

這裡是一個新的視窗，在project面闆内部的檔案上右擊》edit就可以調出相應的代碼編輯面闆。代碼很短，就不單獨列出代碼來，敲一下就好。注意verilog的代碼名和子產品名一緻。

右擊編譯後如圖所示。

一般來說，此時work庫裡會自動添加相應的仿真選項，但是這裡沒有出現，解決方法有兩種：

1、右擊》refresh或者右擊》update

2、重新開機軟體

當然，應當保證檔案編譯通過且檔案子產品名一緻。

這是就會出現相應的module選項。

接下來：選中module》右擊》simulate

這裡就出現了sim面闆，也就是simulate的結果。

但是這裡并不會直接出現控制台的結果。

這個是控制台Transcripe，用于輸入指令和顯示結果。

這裡并沒有display的結果。隻有仿真的報告。但是前面的指令對象由sim變成了VSIM。

在控制台輸入run -all就可以得到。

5、波形仿真

這部分的内容有時間再做吧，前面的操作基本相同，就是在sim面闆中添加信号到wave中即可（使用前面菜單欄中的add實作）。至于如何調整波形、展開波形和觀察波形，可以自己探索。