靜态時序分析6——靜态時序模型

時序模型概述

大型系統STA

• 資料路徑上的STA已成功完成
• STA在MY_DESIGN的子塊上執行 
• 頂層內建現在将在MY_DESIGN上執行

 模組化提議（The modeling proposition）

對于具有M個資料輸入和N個輸出的任何同步設計，

如果已知内部寄存器路徑沒有時序或設計規則沖突，

則可以通過使用包含相同時序弧和無邏輯的模型替換子設計來獲得等效的頂層STA。

什麼是靜态時序模型？

 理想靜态時序模型（ static timing model STM）可以完全模拟子產品的完整時序特性，而無需子產品的網表。

 STM 的好處：

1. 用于時序分析和綜合（使用更少的RAM和 CPU）
2. 當netlist發生下面情況，STM很有用：

• 不存在netlist
• 存在但需要隐藏（第三方IP）
• 格式不相容（半導體級而非門級）

STM 的劣勢：

1. 丢失邏輯功能
2. 損失一些精度
3. 無法通路所有内部引腳、網絡和路徑

PT建立4種類型的STM

• Quick Timing Model (QTM)：在設計周期的早期，即網絡清單可用之前使用 
• Extracted Timing Model (ETM)：在門級網表合成和驗證後，在設計周期的後期使用
• Stamp Model：用于表示自定義半導體級塊的時序特性，Stamp由PathMill（Nanotime）生成
• Interface_Logic Models：模型是包含接口邏輯的網絡清單；内容獨立且廣泛适用

時序模型檔案

每個時序模型有兩個檔案：

• 定義限制的限制檔案
• 包含時序模型的實際時序和加載參數的庫