1．結構框圖：
2．管腳功能描述
| 管腳符号 | 類型 | 描述 |
| A0-A9,A10/AP,A11,A12/BC#,A13 | Input | 位址輸入。為ACTIVATE指令提供行位址，和為READ/WRITE指令的列位址和自動預充電位（A10），以便從某個bank的記憶體陣列裡選出一個位置。A10在PRECHARGE指令期間被采樣，以确定PRECHARGE是否應有于某個bank：A10為低，這個bank由BA[2:0]來選擇，或者A10為高，對所有bank。在LOAD MODE指令期間，位址輸入提供了一個操作碼。位址輸入的參考是VREFCA。A12/BC#：在模式寄存器（MR）使能的時候，A12在READ和WRITE指令期間被采樣，以決定burst chop(on-the-fly)是否會被執行（HIGH=BL8執行burst chop），或者LOW-BC4不進行burst chop。 |
| BA0,BA1,BA2 | Input | Bank位址輸入。定義ACTIVATE、READ、WRITE或PRECHARGE指令是對那一個bank操作的。BA[2:0]定義在LOAD MODE指令期間哪個模式（MR0、MR1、MR2）被裝載，BA[2:0] 的參考是VREFCA |
| CK,CK# | Input | 時鐘。差分時鐘輸入，所有控制和位址輸入信号在CK上升沿和CK#的下降沿交叉處被采樣，輸出資料選通（DQS、DQS#）參考與CK和CK#的交叉點。 |
| CKE | Input | 時鐘使能。使能（高）和禁止（低）内部電路和DRAM上的時鐘。由DDR3 SDRAM配置和操作模式決定特定電路被使能和禁止。CKE為低，提供PRECHARGE POWER-DOWN和SELF REFRESH操作（所有Bank都處于空閑），或者有效掉電（在任何bank裡的行有效）。CKE與掉電狀态的進入退出以及自重新整理的進入同步。CKE與自重新整理的退出異步，輸入Buffer（除了CK、CK#、RESET#和ODT）在POWER-DOWN期間被禁止。輸入Buffer（除了CKE和RESET#）在SELF REFRESH期間被禁止。CKE的參考是VREFCA。 |
| CS# | Input | 片選。使能（低）和禁止（高）指令譯碼，當CS#為高的時候，所有的指令被屏蔽，CS#提供了多RANK系統的RANK選擇功能，CS#是指令代碼的一部分，CS#的參考是VREFCA。 |
| DM | Input | 資料輸入屏蔽。DM是寫資料的輸入屏蔽信号，在寫期間，當伴随輸入資料的DM信号被采樣為高的時候，輸入資料被屏蔽。雖然DM僅作為輸入腳，但是，DM負載被設計成與DQ和DQS腳負載相比對。DM的參考是VREFCA。DM可選作為TDQS |
| ODT | Input | 片上終端使能。ODT使能（高）和禁止（低）片内終端電阻。在正常操作使能的時候，ODT僅對下面的管腳有效：DQ[7:0],DQS,DQS#和DM。如果通過LOAD MODE指令禁止，ODT輸入被忽略。ODT的參考是VREFCA |
| RAS#,CAS#,WE# | Input | 指令輸入，這三個信号，連同CS#，定義一個指令，其參考是VREFCA |
| RESET# | Input | 複位，低有效，參考是VSS，複位的斷言是異步的。 |
| DQ0-DQ7 | I/O | 資料輸入/輸出。雙向資料，DQ[7:0]參考VREFDQ |
| DQS,DQS# | I/O | 資料選通。讀時是輸出，邊緣與讀出的資料對齊。寫時是輸入，中心與寫資料對齊。 |
| TDQS,TDQS# | Output | 終端資料選通。當TDQS使能時，DM禁止，TDQS和TDDS提供終端電阻。 |
| VDD | Supply | 電源電壓，1.5V+/-0.075V |
| VDDQ | Supply | DQ電源，1.5V+/-0.075V。為了降低噪聲，在晶片上進行了隔離 |
| VREFCA | Supply | 控制、指令、位址的參考電壓。VREFCA在所有時刻（包括自重新整理）都必須保持規定的電壓 |
| VREFDQ | Supply | 資料的參考電壓。VREFDQ在所有時刻（除了自重新整理）都必須保持規定的電壓 |
| VSS | Supply | 地 |
| VSSQ | Supply | DQ地，為了降低噪聲，在晶片上進行了隔離。 |
| ZQ | Reference | 輸出驅動校準的外部參考。這個腳應該連接配接240ohm電阻到VSSQ |
3．狀态圖：
ACT = ACTIVATE PREA = PRECHARGE ALL SRX = 自重新整理推出
MPR = 多用處寄存器 READ = RD，RDS4，RDS8 WRITE=WR，WRS4，WRS8
MRS=模式寄存器集 READ AP=RDAP,RDAPS4,RDAPS8 WRITE=WRAP,WRAPS4,WRAPS8
PDE=掉電進入 REF=REFRESH ZQCL=ZQ LONG CALIBRATION
PDX=掉電推出 RESET=啟動複位過程 ZACS=ZA SHORT CALIBTATION
PRE=預充電 SRE=自重新整理進入
4. 基本功能
DDR3 SDRAM是高速動态随機存取存儲器，内部配置有8個BANK。DDR3 SDRAM使用8n預取結構，以獲得高速操作。8n預取結構同接口組合起來以完成在I/O腳上每個時鐘兩個資料字的傳輸。DDR3 SDRAM的一個單次讀或寫操作由兩部分組成：一是在内部DRAM核中進行的8n位寬四個時鐘資料傳輸，另一個是在I/O腳上進行的兩個對應n位寬、半時鐘周期的資料傳輸。
對DDR3 SDRAM的讀寫操作是有方向性的突發操作，從一個選擇的位置開始，突發長度是8或者是一個以程式設計式列的長度為4的Chopped突發方式。操作開始于Active指令，随後是一個Read/Write指令。Active指令同時并發含帶位址位，以選擇Bank和Row位址（BA0-BA2選擇BANK、A0-A15選擇Row）。而Read/Write指令并發含帶突發操作的起始Column位址，并确定是否釋出自動預充電指令（通過A10）和選擇BC4或BL8模式（通過A12）（如果模式寄存器使能）。
在正常操作之前，DDR3 SDRAM必要以預先定義的方式上電和初始化。