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除法器在FPGA裡怎麼實作呢？當然不是讓用“/”和“%”實作。
在Verilog HDL語言中雖然有除的運算指令，但是除運算符中的除數必須是2的幂，是以無法實作除數為任意整數的除法，很大程度上限制了它的使用領域。并且多數綜合工具對于除運算指令不能綜合出令人滿意的結果，有些甚至不能給予綜合。即使可以綜合，也需要比較多的資源。對于這種情況，一般使用相應的算法來實作除法，分為兩類，基于減法操作和基于乘法操作的算法。
1.1 組合邏輯
基于減法的除法器的算法：
對于32的無符号除法，被除數a除以除數b，他們的商和餘數一定不會超過32位。首先将a轉換成高32位為0，低32位為a的temp_a。把b轉換成高32位為b，低32位為0的temp_b。在每個周期開始時，先将temp_a左移一位，末尾補0，然後與b比較，是否大于b，是則temp_a減去temp_b将且加上1，否則繼續往下執行。上面的移位、比較和減法（視具體情況而定）要執行32次，執行結束後temp_a的高32位即為餘數，低32位即為商。
verilog代碼：
module div
(
input[31:0] a,
input[31:0] b,
input enable,
output reg [31:0] yshang,
output reg [31:0] yyushu,
output reg done
);
reg[31:0] tempa;
reg[31:0] tempb;
reg[63:0] temp_a;
reg[63:0] temp_b;
integer i;
always @(a or b)
begin
tempa <= a;
tempb <= b;
end
always @(tempa or tempb)
begin
if(enable)
begin
temp_a = {32'h00000000,tempa};
temp_b = {tempb,32'h00000000};
done = 0;
for(i = 0;i < 32;i = i + 1)
begin
temp_a = {temp_a[62:0],1'b0};
if(temp_a[63:32] >= tempb)
temp_a = temp_a - temp_b + 1'b1;
else
temp_a = temp_a;
end
yshang = temp_a[31:0];
yyushu = temp_a[63:32];
done = 1;
end
end
endmodule
test_bench代碼：
`timescale 1ns/1ns
module test();
reg [31:0] a;
reg [31:0] b;
reg enable;
wire [31:0] yshang;
wire [31:0] yyushu;
wire done;
initial
begin
enable=1;
#10 a = $random()%10000;
b = $random()%1000;
#100 a = $random()%1000;
b = $random()%100;
#100 a = $random()%100;
b = $random()%10;
#1000 $stop;
end
div DIV_RILL
(
.a (a),
.b (b),
.enable(enable),
.yshang (yshang),
.yyushu (yyushu),
.done(done)
);
endmodule
1.2時序邏輯
1）将組合邏輯改成時序邏輯，用32個clk實作計算。
2）計算位寬可以配置，具有擴充性。
附錄：算法推倒（非原創）：
假設4bit的兩數相除 a/b，商和餘數最多隻有4位 （假設1101/0010也就是13除以2得6餘1）
我們先自己做二進制除法，則首先看a的MSB，若比除數小則看前兩位，大則減除數，然後看餘數，以此類推直到最後看到LSB；而上述算法道理一樣，a左移進前四位目的就在于從a本身的MSB開始看起，移4次則是看到LSB為止，期間若比除數大，則減去除數，注意減完以後正是此時所剩的餘數。而商呢則加到了這個數的末尾，因為隻要比除數大，商就是1，而商0則是直接左移了，因為會自動補0。這裡比較巧因為商可以随此時的a繼續左移，然後新的商會繼續加到末尾。經過比對會發現移4位後左右兩邊分别就是餘數和商。
畫個簡單的圖：
verilog代碼：
`timescale 1ns / 1ps
module div_rill #( parameter N=21)
(
input clk,
input rst,
input enable,
input [N-1:0] a,
input [N-1:0] b,
output reg [N-1:0] yshang,
output reg [N-1:0] yyushu,
output reg done
);
parameter S=N<<1;
reg[N-1:0] tempa;
reg[N-1:0] tempb;
reg[S-1:0] temp_a;
reg[S-1:0] temp_b;
reg [5:0] status;
parameter s_idle = 6'b000000;
parameter s_init = 6'b000001;
parameter s_calc1 = 6'b000010;
parameter s_calc2 = 6'b000100;
parameter s_done = 6'b001000;
reg [N-1:0] i;
always @(posedge clk)
begin
if(rst)
begin
i <= 21'h0;
tempa <= 21'h1;
tempb <= 21'h1;
yshang <= 21'h1;
yyushu <= 21'h1;
done <= 1'b0;
status <= s_idle;
end
else
begin
case (status)
s_idle:
begin
if(enable)
begin
tempa <= a;
tempb <= b;
status <= s_init;
end
else
begin
i <= 21'h0;
tempa <= 21'h1;
tempb <= 21'h1;
yshang <= 21'h1;
yyushu <= 21'h1;
done <= 1'b0;
status <= s_idle;
end
end
s_init:
begin
temp_a <= {21'h00000000,tempa};
temp_b <= {tempb,21'h00000000};
status <= s_calc1;
end
s_calc1:
begin
if(i < N)
begin
temp_a <= {temp_a[S-2:0],1'b0};
status <= s_calc2;
end
else
begin
status <= s_done;
end
end
s_calc2:
begin
if(temp_a[S-1:N] >= tempb)
begin
temp_a <= temp_a - temp_b + 1'b1;
end
else
begin
temp_a <= temp_a;
end
i <= i + 1'b1;
status <= s_calc1;
end
s_done:
begin
yshang <= temp_a[N-1:0];
yyushu <= temp_a[S-1:N];
done <= 1'b1;
status <= s_idle;
end
default:
begin
status <= s_idle;
end
endcase
end
end
endmodule
test_bench代碼
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2018/07/27 22:16:33
// Design Name:
// Module Name: test
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module test();
reg clk;
reg rst;
reg enable;
reg [20:0] a;
reg [20:0] b;
wire [20:0] yshang;
wire [20:0] yyushu;
wire done;
initial
begin
clk = 0;
#10
rst = 1;
#20
rst = 0;
#15
enable =1;
a = $random()%10000;
b = $random()%1000;
#10
enable =0;
#1000
enable =1;
a = $random()%1000;
b = $random()%100;
#10
enable =0;
#1000
enable =1;
a = $random()%100;
b = $random()%10;
#10
enable =0;
#1000 $stop;
end
always # 5 clk = ~clk;
always #1000 a=a+8;
always #1000 b=b+9;
div_rill DIV_RILL
(
.clk (clk),
.rst (rst),
.enable (enable),
.a (a),
.b (b),
.yshang (yshang),
.yyushu (yyushu),
.done (done)
);
endmodule
結論：可以看出我們通常的設計中一般建議采用時序電路的實作方法而不是組合邏輯，雖然時序邏輯的實作方法會導緻計算延時，但是因為組合邏輯占資源較多而且可能在時序限制部分出現錯誤，要遠遠大于延時的錯誤。
![整數（奇偶）+分數分頻器的verilog實作（大合集）[圖]](data:image/gif;base64,R0lGODlhAQABAIAAAP///wAAACwAAAAAAQABAAACAkQBADs=)