Vscode聯合ModelSim檢錯
一、Vscode配置
首先在 vs code 中安裝支援 Verilog 的插件：
在 vs code 的 Extension 中搜尋 Verilog，安裝如下圖所示的插件；
二、ModelSim文法檢查器檢查
Modelsim的安裝破解本文不再贅述，可選的Modelsim有與Quartus II內建的ModelsimAltera 和單獨的 Modelsim，安裝 Quartus II 可以進行簡單的仿真和 FPGA 的開發，內建一些FPGA 的 IP 等，根據自己的需求進行安裝，任意一個軟體都可以；
1.Modelsim-Altera 配置
将 modelsim-Altera 安裝目錄下的 win32aloem 檔案夾加入系統變量，因為要使用其中的 vlog.exe 的文法檢查功能；
2.Modelsim 配置
将 modelsim 安裝目錄下的win64 檔案夾加入系統變量，因為要使用其中的 vlog.exe 的文法檢查功能；
三、開始配置
在完成以上之一的配置之後啟動 modelsim-Altera 或者 modelsim 軟體，因為都是一樣的，是以下統稱為 modelsim，啟動 modelsim 後建立任意一個新的項目(項目路徑不可包含中文與非法字元)，如下圖：
建立新項目後會在工程路經下下建立一個名為test 的檔案夾，裡面的work檔案夾下面會有一個_info 檔案（這個存放info的檔案是不能删除的），将該目錄複制到 vs code 設定中的 Verilog > Linting > Modelsim: Work 的設定之中，并将 Linter 的設定改為 modelsim，如下圖：
以上就完成了 modelsim 的文法檢查和 vs code 的整合，我們接下将 vs code 設定成自動儲存或者 Ctrl + S 可以實時地觀察到檔案的文法錯誤（但不會顯示錯誤具體是什麼）。
這裡報錯的原因是缺少一個逗号，出現了文法錯誤，會在附近的代碼出現波浪線報錯。（如遇設定好了但不能進行糾錯，請關閉vscode重新打開一下）
文法正确是不會出現波浪線報錯的。