（16）ZYNQ FPGA AXI4-stream DATA FIFO IP核（學無止境）

1 應用領域

AXI4-stream DATA FIFO主要是PS與PL互動資料時使用。

2 AXI4-stream DATA FIFO IP核

FIFO如圖1所示。

圖1 

3 AXI4-stream DATA FIFO IP核配置

Component Name：器件名字。

FIFO depth：FIFO深度。

Enable packet mode：使能包模式

Asynchronous Clocks：異步時鐘

Synchronization Stages across Cross Clock Domain Logic：一般預設即可。

ACLKEN Conversion Mode：選擇ACLKEN信号的轉換模式。

FIFO接口配置如下：

TDATA width：資料位寬

Enable TSTRB：使能控制

Enable TLAST：使能控制

TID width (bits)：位寬設定

TDEST width (bits)：位寬設定

TUSER Width (bits)：位寬設定

4 AXI4-stream DATA FIFO 接口信号

M_AXIS_tdata：資料

M_AXIS_tkeep：資料有效位

M_AXIS_tlast：最後一個資料有效

M_AXIS_tvalid：資料有效

S_AXIS_tready：空閑狀态

5 結束語

希望對你有幫助，如果遇到問題，可以一起溝通讨論，郵箱：[email protected]。