随着晶片中半導體尺寸微縮速度的減慢，一種關鍵性的系統功能內建技術正在興起：異構內建（HI）。
它利用先進的封裝技術來實作更高的功能密度和更低的成本/功能比。随着AI 大模型驅動的高性能計算（HPC）、邊緣AI、自動駕駛及電動汽車等主要半導體應用的快速發展，傳統的複雜邏輯晶片正在往尺寸更小、功能劃分更細的chiplet（芯粒）方式轉變，這就對晶片-晶片間的互連提出了更高的要求，包括更高密度、更快速度和更高的可靠性。這大大增加了對異構內建的需求，進而提高了對先進封裝技術創新的要求。
異構內建利用先進的封裝工藝将采用異構設計和不同工藝節點的chiplet（芯粒）內建到單個封裝中，這樣晶片設計者可以根據自己特定的系統需求選擇最佳的工藝節點，例如計算chiplet采用3nm工藝、射頻chiplet使用7nm，進而以經濟有效的方式快速設計和制造出可滿足特定功能的超級晶片。異構內建不僅以更高的互連密度為目标，而且還将實作完整系統功能所需的各種子產品（例如邏輯晶片、傳感器、存儲器等）內建在單個封裝中。這種方式可将整體能效和性能大幅提升，同時封裝尺寸又可顯著減小。
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面向AI HPC的先進封裝解決方案
針對AI加速和雲計算應用的高性能處理器的典型高密度先進封裝尺寸為55mm x 55mm或更大，一般包含5-2-5（頂部5層、中間2層、底部5層）先進襯底，有的甚至多達11-2-11引線層。Chiplet 可以通過矽橋扇出技術進行互聯，或通過以矽中介層（Si Interposer）作為內建平台的2.5D互連。借助這些技術，業界的目标是在同一空間内獲得更多的計算能力。
日月光（ASE）所提供的高密度封裝解決方案包括倒裝晶片球栅陣列 (FCBGA)、扇出型襯底上晶片(FOCoS)、FOCoS-Bridge和2.5D封裝。FCBGA中晶片間的互連是通過BGA襯底完成的，其最小L/S（線寬/線距）可達到10μm/10μm左右。目前非常流行且緊俏的台積電CoWoS（Chip on Wafer on Substrate）是一種2.5D封裝技術，利用矽中介層上的RDL（再分布層）來連接配接chiplet，其L/S可低至0.5μm/0.5μm。
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· 台積電與英特爾的Chiplet與先進封裝政策對比https://mp.weixin.qq.com/s/-8FT0SBPlkbEaxwS7FB_xQ
· 台積電未來兩年CoWoS先進封裝産能已經被英偉達和AMD買斷
https://mp.weixin.qq.com/s/vuIZuDiirYAinZ1stiE-KQ
在2.5D封裝的矽中介層中，所有的chiplet都是并排連接配接的。然而，随着所需chiplet數量的增加，其面積變得越來越大，導緻每片晶圓能夠生産的晶片數量越來越少（12英寸晶圓能夠生成的裸片一般少于50個），這種方式顯着增加了2.5D封裝的制造成本。不過，并非所有應用都需要0.5μm/0.5μm的細微間距，為此日月光提出了FOCoS，即利用扇出型技術的RDL來內建不同的chiplet，其L/S最低可以達到2μm/2μm，這就為市場和客戶提供了成本更低的替代解決方案。
此外，日月光的FOCoS-Bridge技術在需要高速傳輸的區域使用矽橋來互連不同的晶片（例如邏輯晶片和存儲器）以提供高密度布線，而在其他區域則使用Fan-Out RDL進行內建。是以，它在L/S設計中兼顧了0.5μm/0.5μm和2μm/2μm的靈活性，同時實作了封裝密度和帶寬的顯着提升。
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高性能晶片-封裝-系統協同設計
為了實作上述高帶寬和高密度的目标，晶片級、封裝級和整個系統級都必須協同設計，以實作整體設計的優化，而不是僅僅考慮單個級别或元件。當EDA工具進行設計優化時，必須考慮整個傳輸路徑上的整體信号變化，包括銅柱、RDL細線、矽通孔（TSV）、微凸起（μbump）等。然後才可以使用眼圖來分析SerDes 鍊路的電氣性能。在設計高速信号的差分對時，需要降低回波損耗和插入損耗，特别是在工作頻段。從晶片到封裝再到整個系統，中國台灣的制造優勢在于能夠完成從頭到尾的交鑰匙設計過程。
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以更少的能源提供更多的算力
晶片設計行業目前的重點是優化能源利用效率。人們提出的關鍵問題之一是，以前位于系統闆上的電源調節和去耦元件是否可以移至更靠近封裝或處理器晶片的位置。甚至有人提出要重新設計片上供電網絡（PDN），比如直接從晶片背面供電（Backside PDN）。
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供電網絡 (PDN) 的電源完整性設計
通過政策性地放置電容方式可以實作優化電源完整性和最小化噪聲的目的。理想情況下，電容應盡可能靠近晶片放置，但這取決于電容的尺寸和制造技術，這兩者都會影響成本和性能。傳統的SMT電容（表面貼裝）相對較大，現在可以采用晶片級矽電容 (Si-Cap)來實作很好的電容特性。
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UCIe聯盟
過去，系統設計人員在晶片級和闆級都有許多标準通信協定可供選擇（例如Block-to-Block、記憶體總線，或者互連接配接口協定）。針對封裝級內建的行業協定正在不斷進化，特别是考慮到使用2.5D和FOCoS封裝技術進行chiplet內建的通用接口需求。
2022年3月，英特爾邀請半導體産業鍊上下遊廠商組成UCIe聯盟，推出了chiplet內建的标準化資料傳輸架構，以降低先進封裝設計的成本。ASE 很榮幸成為創始會員（發起會員）之一。
總部位于中國台灣的日月光能夠提供多種先進封裝類型，所開發的封裝設計規範可以與晶圓代工廠規範相容，也可以與OEM廠商和雲服務提供商的系統要求相結合，以滿足全面的UCIe封裝标準要求。該标準可協助實作各種先進封裝技術架構，如2.5D、3D、FOCoS、Fan-out、EMIB、CoWoS等，進而滿足HPC應用中各種chiplet的異構內建要求。ASE正在積極參與制定和遵循國際标準，以便為全球半導體行業提供綜合解決方案。
異構內建技術已有多年發展曆史，它不僅可用于同質和異構小晶片的內建，還可将連接配接器等其他無源和有源元件內建到單個封裝中。實作這樣的異質異構內建目标不僅需要先進的封裝技術，還需要設計和測試的協調。日月光可提供全面的設計和封裝服務解決方案，包括系統設計、封裝和測試，以幫助客戶縮短晶片設計周期并加速産品創新。
