據eeNewsEurope報道，來自IBM、IMEC、三星和台積電的研究人員将在2024年12月舉行的國際電子器件會議（IEDM）上展示他們在垂直堆疊互補場效應半導體（CFET）方面的最新研究成果。CFET通常被視為環繞栅極半導體（GAA FETs）的繼任者，将推動未來技術的縮放，但業界尚未采用GAA FETs進行大規模生産。
IMEC研究機構于2018年首次提出了CFET的概念，即将n型和p型半導體垂直堆疊在一起。即便到了今天，CFET的實際應用仍然主要處于研究領域。根據IMEC自己的路線圖，如果一切順利，CFET可能會在大約2032年的A5節點實作廣泛生産。不過，近年來，英特爾和台積電等公司已經開始展示他們在CFET領域的進展，是以，關注IEDM帶來的新成果是很有意義的。
台積電将讨論其在48納米栅距（相當于5納米工藝）上開發的單片CFET反相器。該反相器采用背面接觸的堆疊n型和p型納米片半導體，兩種半導體類型的電壓傳輸均高達1.2V，亞門檻值斜率介于74至76mV/V之間。盡管這是一個重要的裡程碑，但台積電承認，該技術目前尚未準備好投入商業生産。
台積電設計的關鍵創新包括垂直漏極側局部互連、背面金屬化漏極（BMD）和背面栅極通孔（BVG），這些創新共同改善了信号路由，并優化了功耗、性能和面積（PPA）。
從技術上講，該架構為未來幾年性能和能效的持續提升以及半導體密度的增加提供了途徑。然而，台積電的CFET進展仍在實驗室階段，要将其應用到公司的工廠中還需數年時間。
IBM 研究部門和三星将展示一種“單片堆疊場效應半導體”（Monolithic Stacked FET），該半導體采用階梯式通道設計，其中下層通道比上層通道更寬，進而降低了堆疊高度并緩解了高縱橫比帶來的挑戰。這項研究還涵蓋了通道和源極/漏極區域的隔離技術，以及雙功函數金屬的使用。有關金屬或栅距的詳細資訊将在會議上公布。
IMEC 将展示其在“雙行互補場效應半導體”（Double-Row CFET）方面的工作，該設計旨在進一步在垂直和水準方向上擴充 CFET 的規模。IMEC 認為，這種半導體設計在 7 埃級（7 埃，即 0.007 納米）制造技術中可能變得可行，而該工藝距離現在還有六到七代之遙。有趣的是，“雙行互補場效應半導體”并不具備直接的背面電源接觸，它們是在 60 納米栅距下探索的，這與 7 納米節點相似。