静态时序分析6——静态时序模型

时序模型概述

大型系统STA

• 数据路径上的STA已成功完成
• STA在MY_DESIGN的子块上执行 
• 顶层集成现在将在MY_DESIGN上执行

 建模提议（The modeling proposition）

对于具有M个数据输入和N个输出的任何同步设计，

如果已知内部寄存器路径没有时序或设计规则冲突，

则可以通过使用包含相同时序弧和无逻辑的模型替换子设计来获得等效的顶层STA。

什么是静态时序模型？

 理想静态时序模型（ static timing model STM）可以完全模拟模块的完整时序特性，而无需模块的网表。

 STM 的好处：

1. 用于时序分析和综合（使用更少的RAM和 CPU）
2. 当netlist发生下面情况，STM很有用：

• 不存在netlist
• 存在但需要隐藏（第三方IP）
• 格式不兼容（晶体管级而非门级）

STM 的劣势：

1. 丢失逻辑功能
2. 损失一些精度
3. 无法访问所有内部引脚、网络和路径

PT创建4种类型的STM

• Quick Timing Model (QTM)：在设计周期的早期，即网络列表可用之前使用 
• Extracted Timing Model (ETM)：在门级网表合成和验证后，在设计周期的后期使用
• Stamp Model：用于表示自定义晶体管级块的时序特性，Stamp由PathMill（Nanotime）生成
• Interface_Logic Models：模型是包含接口逻辑的网络列表；内容独立且广泛适用

时序模型文件

每个时序模型有两个文件：

• 定义约束的约束文件
• 包含时序模型的实际时序和加载参数的库