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在芯片手册里，“时钟管理单元 (Clock Management Unit)“的简称为 CMU 。CMU_ XXX 表示“XXX 模块内的 CMU ”，比如CMU_CPU等。
对于PC来说， CPU 、内存、主板、声卡、显卡等，这些功能部件由不同的芯片组成， 在实体上是相互独立的 。在嵌入式系统里，一块芯片内往往集成了多种功能比如Exynos 4412 上面既有CPU，还有音频 /视频接口、 LCD 接口、 GPS 等模块 这类芯片被称为 SoC，即 System on Chip，译为芯片级系统或片上系统。
一、Exynos4412的时钟体系
不同的模块往往工作在不同的频率下，一个芯片上采用单时钟设计基本是不可能实现的 ，在 SoC设计中采取多时钟域设计 。4412的时钟域有5个， 如下图所示：
这 5个时钟域名如下 (下文中的 BLK 表示 block ，模块 )：
①CPU_BLK ：
内含 Cortex-A9 MPCore处理器、 L2 cache 控制器、CoreSight (调试用 )。CMU_CPU用于给这些部件产生时钟 。
② DMC_BLK ：
内含 DRAM 内存控制器 (DMC)、安装子系统 (Security sub system )、通用中断控制器 (Generic Interrupt Controller，GIC) 。CMU_DMC 用于给这些部件产生时钟。
③ LEFTBUS_BLK 和 RIGHTBUS_BLK：
它们是全局的数据总线，用于在 DRAM 和和其他子模块之间传输数据。
④ 其他BLK ： 在上图中，用画笔圈起来的模块 。
CMU_TOP用于给这些模块产生时钟。
Exynos4412有3个初始时钟源：
① XRTCXTI引脚 ：接 32KHz的晶振，用于实时钟 (RTC) 。
② XXTI引脚 ：接12M ～50 MHz的晶振， 用于向系统提供时钟，也可以不接。
③ XUSBXTI引脚 ：接24MHz的晶振 ，用于向系统提供时钟。
在友善之臂的开发板中， XRTCXTI 上没有外接晶振，系统时钟来源是XUSBXTI引脚上接的24MH 晶振，如下图所示：
从原理图上可知， 4412开发板外接24MHz的晶振；但是4412的CPU频率可达1.4GHz。 可以想象，一定有硬件部件把24MHZ的频率提升为1.4GHZ，这个部件被称为PLL（锁相环） 。4412内部其他部件也要工作于一定频率，比 UART 、DDR等，也应该有PLL把24MHZ的频率提高后供给它们。
4412有4个PLL ：APLL 、MPLL 、EPLL 和 VPLL ；2个 PHY ：USB PHY 和 HDMI PHY (PHY：物理层， 一般指与外部信号接口的芯片 )：
① APLL：用于 CPU_BLK ；作为 MPLL 的补充，它也可以给 DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP 提供时钟。
② MPLL：用于DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP
③ EPLL ：主要给音频模块提供时钟
④ VPLL ：主要给视频系统提供54MHz时钟， 给 G3D(3D图形加速器 )提供时钟。
⑤ USB PHY ：给 USB 子系统提供 30MHz 和 48MHz 时钟 。
⑥ HDMI PHY ：产生 54MHz 时钟 。
二、Exynos4412中设置PLL的方法（以APLL为例）
以上图为例，里面涉及3个概念：
① MUX：多路复用，即从多个输入源中选择一个
② PLL：把低频率的输入时钟提高后输出
③ DIV：分频器，把高频率的输入时钟降频后输出
由APLL的时钟流程图可知， 它的时钟来源可以是 XXTI引脚上接的晶振，也可以是 XUSBXTI 引脚上接的晶振，通过上图左边的MUX来选择，这个MUX的输出被称为FINPLL。
通过设置APLL的寄存器 (根据公式选择参数值 )，可以把FINPLL提高为某个频率输出，假设为1.4GHz ，在图上它被命名为FOUTAPLL。
继续往右看图，里面有多个DIV ，可以设置对应的寄存器把频率降下来。 CPU可以工作于1.4GHz，但是其他模块不能工作于这么高的频率所以要把频率降下来。
设置 PLL 的流程如下： 的流程如下：
① 设置PLL的 P、M、S值，这是根据期望得到的频率用公式计算出来
② 设置PLL的其他控制参数
③ 使能PLL
④ PLL会等待一段时间使时钟稳定
⑤ 设置MUX ，选择PL 所输出的时钟
简单地说就是： 先设置，再启动，后使用。
第 5点意味着：如果当前正使用该PLL，那么先设置 MUX 改用其他时钟源或禁止使用此 PLL，设置完PLL后再设置MUX改回原来所使用的PLL时钟。
三、PLL寄存器
4个PLL的寄存器功能是相似的，这些寄存器可以分为6类，如下图所示：
以APLL为例：
(1) APLL_LOCK (地址 : 0x10044000 )
说明：设置APLL的参数并使能它后， APLL 并不能立刻输出稳定的时钟 ，它需要经历一个锁定的时间 (lock time) 。APLL的最大锁定时间是： (270 x PDIV) 个周期。 所以 APLL_LOCK 设置为 (270 x PDIV) 就可以了。
PDIV在后面的APLL_CON1寄存器中介绍
(2) APLL_CON0 (地址 : 0x10044100 )（这里只列出了有用的几位）
根据 M、P、S的值，可以算出APLL的输出时钟：
FOUT = MDIV x FIN / (PDIV x 2 ^ SDIV)
M、P、S的值不能乱取，需要满足一些限制条件(请参考芯片手册 )，芯片手册里给出了推荐的取值。
(3) APLL_CON1( 地址 : 0x10044104)（这里只列出了有用的位）
该寄存器用于设置 BYPASS 模式，即APLL是直接输出FIN时钟，还是提升频率后再输出时钟；也用于设置AFC(自动频率控制 )功能，暂时无需理会。该寄存器取默认值即可。
(4) CLK_SRC_CPU (地址 : 0x10044200)
参考上面的APLL时钟流程图：
① BIT[0] 控制第1个MUX (即 MUXAPLL) ，用 于选择是使FIN还是 APLL 的输出时钟，这个输出被称为 MOUTAPLL。
② BIT[16]控制 第2个 MUX( 即 MUXCORE) ，用于选择 MOUTAPLL 还是 SCLKMPLL 。其中 SCLKMPLL 由下面的 MUXMPLL 控制。
③ BIT[24]控制第3个MUX( 即 MUXMPLL) ，用于选择 FINPLL 还是 FOUTMPLL ，这个输出被称为SCLKMPLL 。其中， FOUTMPLL来自MPLL 的输出。
④ BIT[20]控制第4个 MUX( 即 MUXHPM) ，用于选择 MOUTAPLL还是 SCLKMPLL 。
(5) CLK_MUX_STAT_CPU (地址 : 0x10044400) ：
用于读取 CLK_SRC_CPU寄存器里所设置的MUX 状态。
(6) CLK_DIV_CPU0 (地址 : 0x10044500)，CLK_DIV_CPU1( 地址 : 0x10044504)
参考上面的APLL时钟流程图，以 CPU 的工作频率 ARMCLK 为例，根据上图计算ARMCLK的频率：
ARMCLK = MUXCORE的输出 / DIVCORE / DIVCORE2
= MOUTCORE / (CORE_RATIO + 1) / DIVCORE2
= MOUTCORE / (CORE_RATIO + 1) / (CORE2_RATIO + 1)
MOUTCORE表示MUXCORE的输出，在MUXAPLL为1、MUXCORE为0时，它等于“MDIV x FIN / (PDIV x 2 ^ SDIV)，即APLL的输出FOUT”
(7) CLK_DIV_STAT_CPU0 (地址 : 0x10044600)，CLK_DIV_STAT_CPU1( 地址 : 0x1004 604)
用于判断设置分频参数后，分频器输出是否已经稳定。
(8) CLK_GATE_IP_CPU(地址 : 0x10044900)
用于控制是否给某个模块提供时钟 ，暂时不用理会 。
好了，Exynos的时钟系统暂时介绍到这里，下一节开始做和时钟相关的试验了。